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时钟设备如何才能实现复杂系统的高性能时序需求

消耗积分:1 | 格式:pdf | 大小:0.28 MB | 2020-07-07

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　　时钟设备设计使用I2C可编程小数锁相环（PLL），可满足高性能时序需求，这样可以产生零PPM（百万分之一）合成误差的频率。高性能时钟IC具有多个时钟输出，用于驱动打印机、扫描仪和路由器等应用系统的子系统，例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率，以实现PCIe 和以太网等其它诸多协议。时钟IC属于I2C从器件，需要主控制器来配置内部PLL逻辑，其控制逻辑可以写入微控制器内。作为I2C 主机，微控制器将配置写入时钟IC的内部易失性存储器并控制PLL。因此，可以通过板上MCU - IC组合进行系统时钟频率的动态更新。可编程微控制器为高性能时钟IC提供控制逻辑能力，通过减少板载IC和板上走线使整体设计更加紧凑，并降低最终物料成本。

　　高性能时钟IC专为消费者、工业和网络应用而设计。此类时钟IC具有多个从不同PLL导出的差分输出和单端输出，并且可以通过I2C接口实现可编程功能。此外，高性能时钟IC不仅可以支持PCI Express （PCIe） 1.0 / 2.0 / 3.0、USB 2.0 / 3.0和万兆以太网 （GbE）等关键接口标准的参考时钟。还能支持压控晶体振荡器（VCXO）和频率选择（FS）等其他增值功能。高性能时钟IC 采用设计实现I2C 从机模式。因此，需要一个板载I2C 主机来控制以下可编程功能： · 通过I2C 接口进行系统内编程 · 通过频率选择（FS） 引脚更新配置 · 外部复位操作 · 压控晶体振荡器（VCXO） 操作

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