12位并行高速A/D转换芯片THS1206的功能构造和工作原理分析

１、概述

ＴＨＳ１２０６有４个模拟信号输入端，每个输入端既可作为４个单独的非极性信号的输入通道，也可作为２个差分信号输入通道，而且两种方式可同时混合使用，具体的输入通道模式可由内部控制寄存器控制。ＴＨＳ１２０６采用５Ｖ单电源供电，内置的１６字深度环形ＦＩＦＯ可存储多次连续采集的数据，从而避免每次采集数据都要读取。且在采集多次数据之后才通知ＣＰＵ读取数据，减少了ＣＰＵ读取数据的中断次数，提高了系统的实时性。ＴＨＳ１２０６既可采用内部标准电压，也可采用外部输入标准电压，并可由内部寄存器控制。 图１为其引脚图，各引脚定义如下：

ＡＩＮＰ、ＡＩＮＭ、ＢＩＮＰ、ＢＩＮＭ：模拟输入通道，这四个引脚既可用做４个单独的非极性模拟输入信号，也可作为差分输入通道Ａ和Ｂ的正负模拟信号输入端。

ＡＶＤＤ、ＡＧＮＤ：ＡＤＣ模拟电压和模拟地。

ＢＶＤＤ、ＢＧＮＤ：ＦＩＦＯ的数字电压和数字地。

ＤＶＤＤ、ＤＧＮＤ：ＡＤＣ数字电压和数字地。

ＣＯＮＶ ＣＬＫ？ＣＯＮＶＳＴ？：启动转换信号输入端。

ＣＳ０、ＣＳ１：片选信号，低电平有效。

ＤＡＴＡ ＡＶ：ＡＤ转换结束信号，数据输出有效。

Ｄ０～Ｄ９：十位双向数据线。

Ｄ１０／ＲＡ０：既可作为数据线Ｄ１０，也可作为内部控制寄存器的地址线ＲＡ０。

Ｄ１１／ＲＡ１：既可作为数据线Ｄ１１，也可作为内部控制寄存器的地址线ＲＡ１。

ＲＥＦＯＵＴ：２．５Ｖ参考电压输出。

ＲＥＦＩＮ：共模输入参考电压，作为ＡＤ转换的标准参考电压，可直接将此引脚接至ＲＥＦＯＵＴ引脚以输入２．５Ｖ标准电压。

ＲＥＦＰ、ＲＥＦＭ：外部输入参考电压的正负极接入。

ＲＤ、ＷＲ（Ｒ／Ｗ）：读写控制信号。

２、内部结构及功能

２．１ 内部结构

ＴＨＳ１２０６内部由采样保持器、逻辑控制单元、控制寄存器、ＦＩＦＯ、参考电压控制单元等部分组成。其内部功能框图如图２所示。

ＴＨＳ１２０６有４路采样保持器，可同时对４路信号进行采样保持，并按顺序依次对各通道的采样保持值进行转换。ＴＨＳ１２０６单个通道的最高采样频率可达６ＭＳＰＳ。同时采样多个通道的模拟信号时，其采样频率与输入信号的通道数有关。多通道采样信号的采样频率与模拟信号的输入通道数成反比。

２．２ 内部控制寄存器

ＴＨＳ１２０６内置２个控制寄存器（ＣＲ１和ＣＲ０），通过向内部控制寄存器写入特定的控制命令可设定ＡＤＣ的具体工作状态。Ｄ１１／ＲＡ１和Ｄ１０／ＲＡ０两个输入引脚可作为内部控制寄存器的地址线，通过输入来选择控制寄存器ＣＲ０或ＣＲ１。

ＣＲ０各位定义如下：

ＴＥＳＴ１、ＴＥＳＴ０：启用测试功能，用于选择ＡＤＣ 的测试电压。ＴＨＳ１２０６有ＶＲＥＦＰ、（ＶＲＥＦＭ＋ＶＲＥＦＰ？／２、ＶＲＥＦＭ 三个测试电压，通过测试３个不同电压下的ＡＤ转换值来检查ＡＤ与ＣＰＵ的连接是否良好，并测试ＡＤ是否正常工作。ＴＨＳ１２０６处于测试模式时，ＤＡＴＡ ＡＶ输出无效。ＴＨＳ１２０６从测试模式返回正常工作模式后，必须重新初始化。

ＳＣＡＮ：自动扫描模式。就是在有多个模拟信号输入时，ＡＤＣ同时采样各信号并同时保持各通道采样值，然后依次对扫描的各采样值进行ＡＤ转换。多通道输入模拟信号时都采用自动扫描模式。ＳＣＡＮ为１，禁止自动扫描模式，ＳＣＡＮ为０？启用自动扫描模式。

ＤＩＦＦ１、ＤＩＦＦ０：定义差分模拟信号输入的通道数。

ＣＨＳＥＬ１、ＣＨＳＥＬ０：定义ＡＤＣ所有模拟信号输入的通道数。

ＰＤ：节电模式选择，ＰＤ＝‘１’？ ＡＤＣ处于正常工作状态，ＰＤ＝‘０’，ＡＤＣ处于节电模式。

ＭＯＤＥ：转换模式选择，ＭＯＤＥ ＝‘０’，ＡＤＣ处于连续转换模式；ＭＯＤＥ＝‘１’？ＡＤＣ采用独立的转换模式。

ＶＦＥＦ：参考电压选择，ＶＦＥＦ＝‘０’，选择内部参考电压；ＶＦＥＦ＝‘１’，选择外部参考电压。

控制寄存器ＣＲ１的各位定义如下：

ＲＢＡＣＫ：调试模式 ，ＰＢＡＣＫ＝‘０’，ＡＤＣ处于正常工作状态，ＰＢＡＣＫ＝‘１’，ＡＤＣ处于调试状态。当ＡＤＣ处于调试状态时，可依次读取内部控制寄存器ＣＲ１和ＣＲ０的值。

ＯＦＦＳＥＴ：零偏移补偿模式，ＯＦＦＳＥＴ＝‘０’，ＡＤＣ处于正常工作状态；ＯＦＦＳＥＴ＝‘１’，ＡＤＣ处于校准补偿模式。ＡＤＣ采用零偏移补偿模式时，输入模拟信号置为零电平并进行转换？转换值（即零偏移补偿值）存入内部补偿寄存器；而当ＡＤＣ正常工作时，其转换数值减去零偏移值以得到校正后的ＡＤ转换值。通过零偏移补偿有利于提高信号采集的准确度。

ＢＩＮ／２ｓ：输出数据表示模式，ＢＩＮ／２ｓ＝‘０’，输出数据以补码形式表示；ＢＩＮ／２ｓ＝‘１’，输出数据以二进制码表示。

Ｒ／ Ｗ：读写选择，Ｒ／ Ｗ为１时，ＷＲ为读写信号，ＲＤ输入引脚禁止。Ｒ／ Ｗ为０时，ＲＤ输入引脚为读信号，ＷＲ输入引脚为写信号。

ＤＡＴＡ Ｐ：ＤＡＴＡ ＡＶ极性控制，ＤＡＴＡ Ｐ为１时，高电平有效，ＤＡＴＡ Ｐ为０时，低电平有效。

ＤＡＴＡ Ｔ：ＤＡＴＡ ＡＶ输出方式控制，ＤＡＴＡ Ｔ为０时，ＤＡＴＡ ＡＶ为电平触发；ＤＡＴＡ Ｔ为１时，ＤＡＴＡ ＡＶ为边沿触发。

ＴＲＩＧ１、ＴＲＩＧ０：设置ＦＩＦＯ触发门限，通过ＴＲＩＧ１和ＴＲＩＧ０ 设置不同输入通道时ＦＩＦＯ的触发门限。

ＯＶＦＬ／ＦＲＳＴ：读写显示信号，当作为读信号ＯＶＦＬ时，显示ＦＩＦＯ的溢出状态，ＯＶＦＬ为１时， 表示ＦＩＦＯ 没有溢出，ＯＶＦＬ为０时，ＦＩＦＯ溢出。当作为写信号ＦＲＳＴ时，复位ＦＩＦＯ，对ＦＲＳＴ写入１可复位ＦＩＦＯ。

ＲＥＳＥＴ：复位信号，对该位写１，将对内部控制寄存器ＣＲ１、ＣＲ０设置复位值，同时也对ＦＩＦＯ和补偿寄存器复位。

应当注意的是，在ＡＤＣ正常工作前，必须对其内部控制寄存器初始化，并设定其具体的工作模式。初始化的流程如图３所示。

２．３ ＦＩＦＯ的使用

ＴＨＳ１２０６内置一个灵活的环形ＦＩＦＯ，ＡＤ转换数据可直接写入ＦＩＦＯ？最多可存入１６个字。使用内部ＦＩＦＯ 时，ＡＤＣ无需每采样一次都产生中断，因而可减少微处理器读取采样数据的中断次数。为了控制ＦＩＦＯ的读写，ＦＩＦＯ用其设置的读指针来指示下一读取数据的位置？而用内置的写指针来指示最后一次采样数据放置的位置。若有多个模拟信号输入，各个通道的转换值依次写入ＦＩＦＯ中。通过内部寄存器控制ＦＩＦＯ的触发门限，触发门限设定存入采样数据的深度，存入数据达到此深度时，ＤＡＴＡ ＡＶ有效。

２．４ ＡＤ转换

ＴＨＳ１２０６通过内部控制寄存器来设置ＡＤＣ的转换模式是单独转换模式，还是连续转换模式。单独转换模式时，启动内部振荡威廉希尔官方网站 产生内部时钟。在外部输入ＣＯＮＶＳＴ的下降沿触发ＡＤＣ采样，并保持各模拟输入信号，同时依次对各信号进行转换并存入ＦＩ-ＦＯ。ＡＤ转换开始到ＤＡＴＡ ＡＶ有效的时间段为转换时间，转换时间大小为ＡＤＣ内部振荡器产生的内部时钟和ＦＩＦＯ触发门限的乘积。当转换时间达到ＦＩＦＯ的触发门限时间时，数据存入ＦＩＦＯ，此时，ＤＡＴＡ ＡＶ输出有效，以通知微处理器读取数据。输入不同模拟信号通道时，ＦＩＦＯ的触发门限不同，通过内部控制寄存器ＣＲ１中的控制位ＴＲＩＧ１、ＴＲＩＧ０可设定具体的ＦＩＦＯ触发门限。相邻ＣＯＮＶＳＴ的输入时间应足够长，以保证ＡＤＣ在此时间内完成ＡＤ转换。

ＡＤＣ处于连续转换模式时，内部振荡威廉希尔官方网站 关闭。外部时钟信号可输入ＣＯＮＶ ＣＬＫ引脚，并在ＣＯＮＶ ＣＬＫ的上升沿触发ＡＤ转换，以便ＡＤＣ依次采集保持各输入信号。转换时间为外部输入时钟信号和ＦＩＦＯ触发门限的乘积。经过触发门限时间后，其转换值存入ＦＩＦＯ，ＤＡＴＡ ＡＶ有效，以通知ＣＰＵ读取数据。此时ＣＰＵ读取的数据为一段ＡＤ采集数据，数据个数等于触发门限值。

３、采集系统构成

利用ＴＨＳ１２０６和ＴＭＳ３２０Ｃ５４２构成的数据采集系统如图４所示，ＡＤＣ作为ＤＳＰ的Ｉ／Ｏ存储空间。通过设定控制寄存器使ＡＤＣ处于连续转换模式，ＤＳＰ的缓存串口输出时钟作为ＡＤＣ的输入时钟，并用其上升沿触发ＡＤＣ转换。ＤＡＴＡ ＡＶ连接ＴＭＳ３２０Ｃ５４２的外部中断引脚，ＡＤＣ转换数据存入ＦＩＦＯ，在溢出时发出中断，然后由ＤＳＰ响应中断并读取Ｉ／Ｏ空间即ＦＩＦＯ的数据。

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