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华为静态时序分析与逻辑设计的详细课程

消耗积分:0 | 格式:rar | 大小:0.93 MB | 2021-01-14

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　　静态时序分析是一种重要的逻辑验证方法，设计者根据静态时序分析的结果来修改和优化逻辑，直到设计满足要求

　　口静态时序工具可识别的时厅敌障数要比仿真多得多，包括：建立/保持和恢复移除检査（包括反向建立保持）：最小和最大跳变：时钟脉泩宽度和时钟畸变;门级时钟的瞬旴脒沙检测;总线竞争与总线悬浮错误;不受约束的逻辑通道口一些静态时序工具还能计算经过导通晶体管、传输门和双向锁存的延迟，并能自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类

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