集成射频IC的电源管理

随着越来越多的构建模块被添加到射频集成威廉希尔官方网站 （RFIC）中，出现了更多的噪声耦合源，这使得电源管理变得越来越重要。本文介绍电源噪声如何影响RFIC的性能。以集成锁相环（PLL）和压控振荡器（VCO）的正交解调器ADRF6820为例，但结果广泛适用于其他高性能RFIC。

电源噪声会降低线性度，因为在解调器中产生混频产物，并降低PLL/VCO中的相位噪声。详细的功率评估伴随着使用低压差稳压器（LDO）和开关稳压器的推荐电源设计。

ADRF6820具有双电源和高RF集成度，是讨论的理想工具。它使用与正交解调器ADL5380类似的有源混频器内核，使用与ADRF6720相同的PLL/VCO内核，因此所提供的信息可以应用于这些元件。此外，电源设计可应用于需要具有类似功耗的 3.3V 或 5.0V 电源的新设计。

ADRF6820正交解调器和频率合成器（如图1所示）非常适合下一代通信系统。这款功能丰富的器件包括一个高线性度宽带I/Q解调器、一个集成的小数N分频PLL和一个低相位噪声多核VCO。它还集成了一个 2：1 RF 开关、一个可调谐 RF 巴伦、一个可编程 RF 衰减器和两个 LDO。高度集成的 RFIC 采用 6 mm × 6 mm LFCSP 封装。

图1.ADRF6820简化框图。

电源灵敏度

受电源噪声影响最大的模块是混频器内核和频率合成器。耦合到混频器内核的噪声会产生不必要的产物，从而降低线性度和动态范围。这对于正交解调器尤其重要，因为低频混频产物落在目标频带内。同样，电源噪声也会降低PLL/VCO的相位噪声。不需要的混频产物和相位噪声下降的影响对于大多数混频器和合成器来说很常见，但确切的衰减水平取决于芯片的架构和布局。了解这些电源灵敏度有助于实现更稳健的电源设计，从而优化性能和效率。

正交解调器灵敏度

ADRF6820采用双平衡吉尔伯特单元有源混频器内核，如图2所示。双平衡意味着LO和RF端口均由差分驱动。

图2.吉尔伯特电池双平衡有源混合器。

滤波器抑制高次谐波后，产生的混频器输出是RF和LO输入的和和差。差分项，也称为IF频率，位于目标频带内，是所需的信号。总和项脱离带外并被过滤。

理想情况下，只有所需的RF和LO信号提供给混频器内核，但这种情况很少见。电源噪声会耦合到混频器输入端，表现为混频杂散。根据噪声耦合的来源，混杂杂的相对幅度可能会有所不同。图3显示了采样混频器的输出频谱，以及由于电源噪声耦合，混频产物可能位于何处。在图中，CW对应于耦合到电源轨的连续波或正弦信号。例如，噪声可能是来自600 kHz或1.2 MHz开关稳压器的时钟噪声。电源噪声会导致两个不同的问题：如果噪声耦合到混频器输出，CW音将出现在输出端，没有频率转换;如果耦合发生在混频器输入端，CW音调将调制RF和LO信号，从而在IF±CW下产生产物。

图3.带电源噪声耦合的采样混频器输出频谱。

这些混频产物可能接近所需的IF信号，因此滤除它们变得困难，动态范围损失是不可避免的。对于正交解调器尤其如此，因为它们的基带很复杂并且以直流为中心。ADRF6820的解调带宽范围为直流至600 MHz。如果噪声为1.2 MHz的开关稳压器为混频器内核供电，则在IF±1.2 MHz时将产生不需要的混频产物。

频率合成器灵敏度

本文末尾提供的参考资料提供了有关电源噪声如何影响集成PLL和VCO的宝贵信息。这些原则适用于具有相同架构的其他设计，但不相同的设计需要自己的功耗评估。例如，ADRF6820的VCO电源上的集成LDO比不使用集成LDO的PLL电源具有更高的抗扰度。

ADRF6820 电源域和电流消耗

要设计电源管理解决方案，首先检查RFIC的电源域，以确定哪些RF模块由哪个域供电、每个域的功耗、影响功耗的操作模式以及每个域的电源抑制。使用此信息，可以收集 RFIC 的灵敏度数据。

ADRF6820的主要功能模块各有各自的电源引脚。两个域由 5V 电源供电。VPMX 为混频器内核供电，VPRF 为射频前端和输入开关供电。其余域由 3.3V 电源供电。VPOS_DIG为集成LDO供电，该LDO输出2.5 V为SPI接口、PLL的Σ-Δ调制器和频率合成器的FRAC/INT分频器供电。VPOS_PLL为PLL威廉希尔官方网站 供电，包括基准输入频率（REFIN）、鉴频检波器（PFD）和电荷泵（CP）。VPOS_LO1和VPOS_LO2为LO路径供电，包括基带放大器和直流偏置基准。VPOS_VCO为另一个集成LDO供电，该LDO输出2.8 V为多核VCO供电。该LDO对于最大限度地降低对电源噪声的敏感性非常重要。

ADRF6820可在多种工作模式下进行配置。在正常工作模式下，其功耗低于 1.5 mW，LO 为 2850MHz。降低偏置电流可降低功耗和性能。增加混频器偏置电流会使混频器内核更加线性，并改善IIP3，但会降低噪声系数并增加功耗。如果噪声系数至关重要，则可以降低混频器偏置电流，从而降低混频器内核内的噪声并降低功耗。同样，输出端的基带放大器具有可变电流驱动能力，适用于低阻抗输出负载。低输出阻抗负载需要更高的电流驱动并消耗更多的功率。数据手册提供了显示每种工作模式功耗的表格。

测量程序和结果

电源轨上的噪声耦合在CW和IF±CW处产生不需要的音调。为了模拟这种噪声耦合，对每个电源引脚施加CW音，并测量所得混频产物相对于输入CW音的幅度。将此测量值记录为电源抑制（以dB为单位）。电源抑制随频率变化，因此将CW频率从30 kHz扫描至1 GHz以捕获行为。目标频带上的电源抑制决定了是否需要滤波。PSRR 的计算公式为：

以 dB 为单位的连续 PSRR = 输入 CW 幅度 （dBm） – 在 I/Q 输出时测量的 CW 馈通 （dBm） （如果± CW） PSRR 以 dB 为单位 = 输入 CW 幅度 （dBm） – 在 I/Q 输出 （dBm） （IF + CW） 测量的 IF ± CW 馈通 （dBm） （IF + CW） 以 dBm 为单位 = （IF – CW）



dBm，因为围绕载波调制的 CW 音具有相等的幅度

实验室设置

图 4 显示了实验室设置。将 3.3V 或 5V 直流电源应用于网络分析仪，以产生偏移为 3.3V 或 5V 的扫描连续正弦信号。将此信号应用于 RFIC 上的每个电源轨。两个信号发生器提供RF和LO输入信号。在频谱分析仪上测量输出。

图4.ADRF6820 PSRR测量设置。

测量程序

不需要的混频产物的幅度取决于芯片的电源抑制，以及去耦电容在评估板上的大小和位置。图5显示了在电源引脚上出现0 dB正弦信号的情况下，输出端（IF + CW）音调的幅度。在没有去耦电容的情况下，不需要的音调的幅度在–70 dBc和–80 dBc之间。数据手册建议在威廉希尔官方网站 板顶部与器件相邻使用100 pF电容，背面使用0.1 μF电容。这些外部去耦电容的谐振如图所示。16 MHz时的跃迁是由于0.1 μF电容与1 nH寄生电感的谐振。356 MHz 时的跃迁是由于 100pF 电容器的谐振与两个电容器的 2 nH 寄生电感引起的。500 MHz 时的跃迁是由于 100pF 电容器与 1nH 寄生电感的谐振。

图5.去耦电容谐振对中频±CW的影响

结果

在基带输出端测量电源轨上的干扰信号（CW）和调制信号（IF± CW）的幅度。被测电源轨引入噪声，而其他电源保持清洁。图6显示了在电源引脚上注入0 dB正弦信号并从30 kHz扫描至1 GHz时（IF± CW）音调的幅度。 图7显示了从CW音到基带输出的馈通。

图6.（如果±CW）音调的PSRR

图7.CW 音调的 PSRR。

分析

这些图提供了有关每个电源引脚的电源灵敏度的宝贵数据。VPOS_PLL具有最差的电源抑制，因此是最敏感的电源节点。该电源引脚为PLL威廉希尔官方网站 供电，包括基准输入频率、鉴频检波器和电荷泵。这些灵敏的功能块决定了LO信号的精度和相位性能，因此耦合在它们上的任何噪声都会直接传播到输出端。

在同样的推理下，可以说VCO电源也是一个关键节点。图显示，VPOS_VCO的拒绝率比VPOS_PLL好得多。这是实际为VCO供电的内部LDO的结果。LDO将VCO与外部引脚上的噪声隔离开来，并为其提供固定噪声频谱密度。PLL电源没有LDO，使其成为最敏感的电源轨。因此，将其与潜在的噪声耦合隔离对于最佳性能至关重要。

PLL环路滤波器衰减高CW频率，因此VPOS_PLL的灵敏度在低频时较差，并且随着频率从30 kHz扫描到1 GHz而缓慢提高。在较高频率下，干扰音的幅度会衰减，注入PLL的功率电平要低得多。因此，VPOS_PLL显示出比其他电源域更好的高频电源抑制。环路滤波器组件配置为20 kHz，如图8所示。

电源轨（从最敏感到最不敏感）为：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和 VPRF。

图8.PLL 环路滤波器配置为 20kHz 环路带宽。

电源设计

在充分了解ADRF6820在各种模式下的最大功耗以及每个电源域的灵敏度后，设计了使用开关稳压器和LDO的电源管理解决方案，以确定两种电源解决方案的可行性。首先，ADRF6电源轨的5 V电源调节至3 V和3.6820 V。图 9 显示了用于 VPMX 和 VPRF 的 5V 电源的电源设计。ADP7104 CMOS LDO可提供高达500 mA的负载电流。ADP2370低静态电流降压开关稳压器的工作频率为1.2 MHz或600 kHz。在开关稳压器输出端增加了额外的滤波功能，以衰减开关噪声。ADP2370可提供高达800 mA的负载电流。ADRF6820的5 V电源轨可由ADP7104或ADP2370供电。对每个电源引脚施加额外的去耦和滤波。

图9.5V 电源设计。

图10显示了3.3 V电源设计。源电压仍为6.0 V，但额外的LDO将源电压降至中间电压，然后再进一步调节至3.3 V。需要额外的级来降低功率损耗，因为直接调节至6.3 V的3 V电源将以55%的最大效率运行。开关稳压器路径不需要中间级，因为其脉宽调制（PWM）架构可将功率损耗降至最低。

3.3V 设计允许进行更多实验。除了通过 LDO 或开关稳压器为 3.3V 电源轨供电外，VPOS_PLL轨还具有额外的 LDO 选项，VPOS_DIG轨具有可选的隔离 LDO。由于PLL电源最敏感，因此尝试了三种电源解决方案，每种解决方案具有不同的输出噪声：具有151 μV rms输出噪声的3.3 V超低噪声CMOS LDOADP9;ADP7104 3.3 V低噪声CMOS LDO，输出噪声为15 μV rms;以及ADP2370 3.3 V降压稳压器。我们希望确定仍能保持所需相位噪声性能的最高电源噪声水平。最高性能、最低噪声的LDO是绝对必要的吗？

ADP121 3.3 V低噪声CMOS LDO也在VPOS_DIG电源轨上进行了试验，以确定数字噪声是否会影响性能。由于SPI接口接通，数字电源轨往往比模拟电源噪声更大。我们想要确定数字3.3 V电源是否需要自己的LDO，或者是否可以直接耦合到模拟电源。ADP121被选为低成本解决方案。

图 10.3.3V 电源设计。

结论和电源设计建议

对于最敏感的电源轨VPOS_PLL，低成本ADP151 LDO可实现与高性能、低噪声LDOADP7104相同的相位噪声，如图11所示。但是，使用ADP2370开关稳压器时性能会下降，如图12所示。噪声驼峰是由开关稳压器引起的，可以在其输出端看到，如图13所示。因此，VPOS_PLL可以承受高达15 μV rms的噪声，且积分相位噪声不会降低，但开关稳压器不能用于为该引脚供电。使用更高性能、更低噪声的LDO不会带来任何好处。

图 11.采用ADP151和ADP7104的积分相位噪声。

图 12.采用ADP151和ADP2370的积分相位噪声。

当开关稳压器或LDO为剩余电源轨供电时，可以保持良好的相位噪声性能，如图14所示。5V 电源引脚 VMPX 和 VPRF 均可连接在一起，并使用单电源供电。3.3V 电源引脚（VPOS_LO1、VPOS_LO2和VPOS_VCO）也可以连接在一起，并由单个电源供电。VPOS_DIG不需要独立的LDO，可以连接到模拟3.3 V电源。

图 13.ADP2370的输出频谱。

图 14.切换器与LDO噪声系数

采用6 V源电压时，推荐的电源设计（如图15所示）包括7104.5 VADP0和7104.3 V LDO。该解决方案仅使用LDO，因为源电压接近所需的电源电压。功率效率是可以接受的，因此不需要增加滤波元件和开关稳压器的成本。

对于12 V电源，推荐的电源设计（如图16所示）包括两个开关稳压器和一个LDO。源电压远大于所需的电源电压，因此开关稳压器用于提高电源效率。除灵敏VPOS_PLL电源外，所有电源引脚均可来自开关稳压器。ADP7104或ADP151可用于VPOS_PLL。

图 15.适用于 6V 源电压的推荐电源配置。

图 16.针对 12V 源电压的推荐电源设计。

审核编辑：郭婷