SystemVerilog coding过程中你在哪里声明临时变量

众所周知，语句块中需要用到的变量只能在语句块最开始定义。

 

task some_task();          
  // do some stuff          
  // ...          
            
  // want to do some stuff here, but need a new var          
endtask

  你正在编写task，需要执行一些过程语句，然后在某个时候你发现需要添加新变量。 你第一反应可能是在最顶部定义新变量，即使你真正使用的地方离变量声明的地方很远，这样的代码可读性并不是很好，你可能需要往前翻很多行才能找到变量的声明以及确认初始值。

task some_task();          
  int some_var; // defined here, but used way farther down          
  // doing some stuff          
  // ...          
            
  // do some stuff here with 'some_var'          
endtask

  所以，建议当你只需要一个临时的/一次性的变量时，你可以就在使用的地方（begin--end语句块中）声明就好了

 

 

task some_task();
  // do some stuff
  // ...
  
  begin
    int some_var;
    //do some stuff here with 'some_var'
  end
  
  // carry on with other statements
  // ...
endtask

 

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