浅谈下一代***工艺相关的突破性解决方案

极紫外光刻 (EUVL) 于 2019 年进入高级逻辑代工厂的大批量生产；动态随机存取存储器 (DRAM) 公司也对采用 EUVL 越来越感兴趣，这要归功于 ASML 非凡的奉献精神和承诺，他将技术的极限推到了远远超出许多人认为可能的范围。

正如大家所熟知，***下一个发展方向是引入High NA (0.55NA) EUVL，以实现低至 8nm 的半间距成像（half-pitch imaging）。

为了支持引入High NA EUVL，imec 和ASML 正在建立一个High NA EUV 实验室，以满足High NA 芯片制造商的早期开发需求。与此同时，我们正在与更广泛的图案化设备和材料供应商生态系统合作，以便能够访问 High NA 实验室并准备 EUV 抗蚀剂材料、底层、干法蚀刻、光掩模、分辨率增强技术 (RET) 和计量技术。”

在imec看来，当前的首要任务是确保High NA 工具的可用性。ASML 和蔡司在集成所有模块和光学元件方面取得了显著进展。尽管已经为引入低 NA EUV 开发了许多与工艺相关的突破性解决方案，但仍需要进一步发展以有效引入High NA EUV。

除了High NA 工具之外，EUV 光刻胶开发仍然是 imec 与其生态系统合作伙伴的首要任务之一。High NA EUVL 的出现将进一步提高分辨率并减小特征尺寸，同时降低焦深。这当然会导致薄膜（film）厚度缩小，这需要实施新的光刻胶和underlayers，以优化蚀刻过程中的 EUV 吸收和图案转移。

此外，imec认为还需要推动随机粗糙度（stochastic roughness）的持续改进，在极端情况下，甚至是 EUV 图案光刻胶的失败（patterned resists）——这是我们几年前发现的一种现象。过去，光刻胶图案化性能通过分辨率、线边缘粗糙度 (LER) 或局部 CD 均匀性 (LCDU) 和灵敏度（也称为 RLS 参数）来表示。今天，考虑到随机因素的重要性，图案化性能已经在早期开发阶段通过第四个参数（失败）进行评估，该参数反映了受随机因素限制的工艺窗口尺寸。imec相信存，在减轻随机失败的解决方案由光刻胶系统诱导并扩大工艺窗口，同时降低剂量，他们打算与其合作伙伴一起在 High NA 实验室展示这些新技术。

特征尺寸和光刻胶厚度的减小也会影响计量。除了打印性能外，尺寸的急剧收缩还有可能对准确度和精密度产生负面影响，从而影响计量和检测性能。

同时，为了解决由传统的多组分混合光刻胶系统引起的化学随机性（即散粒噪声以外的随机性）带来的担忧，imec正在开发新型材料。例子是含金属的光刻胶或单组分光刻胶。Imec 继续帮助材料供应商开发新概念并评估污染风险和流程集成挑战等关键问题。

新型High NA EUV 抗蚀剂系统不能在孤立的孤岛中开发：需要与工程底层、新型硬掩模和高选择性蚀刻工艺共同优化以获得最佳性能。为了应对这一挑战，imec 最近开发了一个新的工具箱来匹配抗蚀剂和底层的属性。通过进行材料筛选、表面能匹配研究、材料物理表征和界面工程，旋涂或沉积底层薄膜可以与光刻胶一起开发，以实现具有优化的 LER、灵敏度和缺陷率的 EUV 图案缩放。

此外，为了加速材料开发，imec建立了一个图案化材料表征基础设施，他们称之为Attolab作为工具箱，以进一步了解光刻胶和underlayers在 EUV 曝光下的行为。今天，薄膜和叠层的吸收系数和层分辨结构特性可以通过辐射测量和反射测量进行研究，这些技术可供 Attolab 的合作伙伴使用。

为了支持下一代光刻，imec 正在探索以下技术。

一方面，光掩膜的开发正在进行几项新的发展。如为了满足降低 EUV 曝光剂量的要求，具有低 n 吸收剂的掩模正在被大量研究，因为它们在低曝光剂量下创建具有高对比度（或 NILS）的空气强度分布。

imec还关注晶圆随机性和掩模 3D 效应（即与掩模 3D 形貌相关的空间图像失真）。晶圆级的随机故障有很多来源，掩模可变性就是其中之一。为了解决这个问题，imec研究了哪些类型的掩模可变性（包括不同的粗糙度）更容易在晶圆级增加随机性，目的是提出更新的掩模和blank规格。

此外，High NA EUVL ***将使用变形镜头，在 x 和 y 方向提供不相等的放大倍数。这种变形意味着在晶圆级进行场拼接，以实现与其他传统光学光刻相同的晶圆场尺寸。晶圆场拼接在掩模级更加重视掩模场边缘的质量和可能的缓解方案。

由于深入了解掩模与 EUV 照明的相互作用变得越来越重要， imec汇集了完整的掩模研发生态系统。并与其掩模和blank供应商一起，在 imec-ASML high NA EUV 实验室和通过建模支持掩模创新（如新型吸收器）的工业化并探索掩模复杂性（如可变性或缝合）。

在imec看来，这些问题都不是引入High NA EUVL 的根本障碍。然而，为了顺利、及时和经济高效地引入具有最高性能的High NA EUV，主动应对这些挑战并为生态系统的主要参与者提供有效的协作平台至关重要。imec 和 ASML 围绕第一台High NA ***建立这个 High NA EUV 实验室的主要动机是促进 High NA EUV 光刻技术的尽可能快的行业引入和提升。

那么，在未来两到五年内，还有哪些其他发展会影响图案化领域？

在imec看来，除了 EUVL 的创新之外，越来越多地使用三维的逻辑和存储器新设备概念的兴起也带来了独特的图案化机会。

互补 FET (CFET) 是超越环栅 (GAA) 纳米片的未来器件架构，它利用了将一个 FET 通道堆叠在另一个 FET 器件之上的概念。器件制造需要高纵横比图案化步骤来实现有源部分、栅极、源极/漏极凹槽以及中间线 M0A 接触形成。此外，大量的材料凹陷例如金属或电介质将是势在必行的。包括自下而上沉积或区域选择性沉积 (ASD) 在内的创新可以在降低 CFET 工艺复杂性方面发挥重要作用。

接下来，为了允许基于 CFET 的标准电池从 5 轨扩展到 4 轨，CFET 设备可能会与背面功率传输集成。这种新的布线方案将需要高纵横比的通孔开口和自对准图案，对栅极间隔物具有良好的选择性。

在存储空间中，DRAM 目前依靠一个又窄又高的电容器作为位单元。当缩放间距以增加密度时，电容器的横向临界尺寸 (CD) 将继续缩小，并且需要将电容器制造得越来越高以保持电容恒定。这不仅会导致制造问题和产量损失，imen还预计 2D DRAM 会达到基本的材料极限。为了克服这些问题，正在考虑各种3D DRAM流程，并在模块级别解决关键挑战。

imec认为，我们很可能会看到半导体氧化物等新材料的引入，并辅之以使用几种高纵横比蚀刻和横向凹槽步骤，这在很多方面都具有挑战性。其次，用衬里、电介质和金属填充垂直孔和横向空腔预计至少与今天在 3D-NAND-Flash 技术中遇到的一样具有挑战性。

编辑：黄飞