仿真测试1：半加器

2.1半加器

2.1.1原理推导得到逻辑关系

2.1.2 端口定义

做任何模块前，要确定输入输出端口有哪些，有一个整体的概念；方便以后模块调用；

2.1.3 源代码（附 test 文件）

源文件

测试文件

2.1.4RTL试图（两种）

2.2实操（quartus13.1与modelsim_alter的操作，主要是每次重新捡起来的时候，都要重新看一遍，所示汇总一次）

2.2.1工程建立

点击左上角的File---->New Project Wizard如下图所示

至此完成了工程的创建。下面我们就来创建工程顶层文件，我们可以点击菜单栏的 FileNew…，然后弹出如图所示的新建文件窗口， 在这里我们可以选择各种需要的设计文件格式。可以作为工程顶层设计文件的格式主要在 Design Files 类别下，我们选择 Verilog HDL File并单击OK 完成文件创建。在主编辑窗口中， 出现了一个新建的空白的可编辑文件， 我们接着在该文件中输入实现实验功能的一段 Verilog 代码，并保存文件名为h_addr.v

自此， 我们的工程创建和设计输入工作已经完成。但是为了验证一下设计输入的代码的基本语法是否正确，可以点击 Flow→Compilation 下的 Analysis & Elaboration 按钮，如图所示。同时我们可以输出打印窗口的 Processing 里的信息，包括各种 warning 和 Error。

Error是不得不关注的，因为 Error 意味着我们的代码有语法错误，后续的编译将无法继续；而warning 则不一定是致命的，但很多时候 warning 中暗藏玄机，很多潜在的问题都可以从这些条目中寻找到蛛丝马迹。当然了，也并不是说一个设计编译下来就不可以有 warning，如果能够确认这些 warning 符合我们的设计要求，那么可以忽略它。

最后，在 Analysis & Elaboration 完成后，通常前面的问号会变成勾号，表示通过。

2.2.2仿真文件

完成了前面基本的设计输入后， 为了进一步的验证代码所实现功能的正确性， 我们还需要进行仿真测试。首先我们可以点击菜单栏的Processing→Start→Start Test Bench Template Writer，随后弹出提示“Test Bench TemplateWriter was successful“，那么我们就已经创建了一个 Verilog测试脚本，在此脚本中，我们可以设计一些测试激励输入并且观察相应输出， 借此我们就能够验证原工程的设计代码是否符合要求。

我们打开工程路径下的/simulation/modelsim 文件夹，可以看到一个名为led_flash.vt 的测试脚本文件创建了。

我们可以在 Quartus II 中打开这个文件，并且将其重新编辑（见2.1.3测试文本撰写）

完成测试脚本编写，我们接着需要打开菜单栏的 Assigement→Settings 选项，选择CategoryEDA Tool Setting→Simulation，在右边的相关属性中做如图所示的设置，在选中Comple test bench 后，我们要点击后面的 Test Benches…按钮去选择刚才创建的测试脚本。

回到 Setting 中也点击 OK 完成所有相关设置。我们还需要打开菜单栏的 Tools→Options配置页面，我们选择 Category 下的 General→EDA Tool Options，然后设置 ModelSim-Altera软件安装路径（请根据实际安装时的路径进行设置） 。

当 Quartus II 调用 ModelSim-Altera 软件进行仿真时，会通过这里所设置的路径来查找并启动ModelSim-Altera。

在仿真测试前，我们还需要对工程进行一次编译。点击 Flow→Compilation 下的 Analysis & Elaboration 按钮。

仿真测试的所有准备工作就绪了，下面我们就可以一键完成仿真工作。点击菜单栏的Tools→Run Simulation Tool→RTL Simulation。随后 ModelSim-Altera 便启动，如图所示，这ModelSim-Altera 软件的工作界面。

3.最终仿真结果以及打印信息