极低抖动频率综合器的多速率时间戳建模

继实现振荡器闪烁相噪理论统一后，我们再次实现频率综合器的相噪理论一统。

引入全新的 “双z变量多速率时间戳建模”，将几乎全部频率锁定技术（特别是极低抖动，高带宽），如：亚/采样模拟PLL，全数字PLL，注入锁定/电荷分享锁定，纳入到统一的理论框架，为设计6G通信所需的sub-50fs抖动频综，提供系统的理论指导。

我们认为，基于ADC的ADPLL和电荷分享锁定技术，将是极低抖动的先进CMOS工艺频综的重要发展趋势。

（特别地，基于新模型，我们厘清了经典架构 “亚采样锁相环” 中长期存在的关于 “电荷泵噪声不被放大N^2倍” 的理论迷思(myth)。）

1.双z变量多速率时间戳建模基础

2.极低抖动，高带宽APLL建模

3.电荷分享锁定，注入锁定建模

4.计算结果和时域仿真结果验证