台积电10nm工艺是什么

123xiaowang蓝色_ 2017-11-07 11824

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　　芯片制造行业是目前技术门槛最高的一个行业，也是与我们日常最息息相关的行业。我们日常生活中离不开的手机，就是芯片高度集中化的产物。

　　芯片的制造工艺近年在不断的进步，在十几年前DIY充满了竞争的时候，那时的主流制造工艺是110纳米工艺，而时至今日，芯片的制造工艺也只剩下了个零头，2017年的最新制造工艺已经提升到了10nm。

　　10nm究竟是个什么概念？我们知道在处理器当中有着数以亿计的晶体管，而这个10nm是指晶体管的沟道长度，自然是长度越短体积就越小，从而在同样处理器尺寸的前提下能够放下更多的晶体管来提升性能，或是采用同样的晶体管数量制造出尺寸更小的处理器。

　　得益于摩尔定律的预测，走到今天，比拇指还小的芯片里集成了上亿个晶体管。苹果 A10 Fusion 芯片上，用的是台积电 16nm 的制造工艺，集成了大约 33 亿个晶体管。

　　而一个晶体管结构大致如下：

　　台积电

　　图中的晶体管结构中，电流从 Source（源极）流入 Drain（漏级），Gate（栅极）相当于闸门，主要负责控制两端源极和漏级的通断。电流会损耗，而栅极的宽度则决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是 XX nm工艺中的数值。

　　对于芯片制造商而言，主要就要不断升级技术，力求栅极宽度越窄越好。不过当宽度逼近 20nm 时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题。为了在 CPU 上集成更多的晶体管，二氧化硅绝缘层会变得更薄，容易导致电流泄漏。

　　一方面，电流泄露将直接增加芯片的功耗，为晶体管带来额外的发热量;另一方面，电流泄露导致威廉希尔官方网站错误，信号模糊。为了解决信号模糊问题，芯片又不得不提高核心电压，功耗增加，陷入死循环。

　　因而，漏电率如果不能降低，CPU 整体性能和功耗控制将十分不理想。这段时间台积电产能跟不上很大原因就是用上更高制程时遭遇了漏电问题。

　　还有一个难题，同样是目前 10nm 工艺芯片在量产遇到的。

　　当晶体管的尺寸缩小到一定程度（业内认为小于 10nm）时会产生量子效应，这时晶体管的特性将很难控制，芯片的生产难度就会成倍增长。骁龙 835 出货时间推迟，X30 遥遥无期主要原因可能是要攻克良品率的难关。

　　另外，骁龙 835 用上了 10nm 的制程工艺，设计制造成本相比 14nm 工艺增加接近 5 成。大厂需要持续而巨大的资金投入到 10nm 芯片量产的必经之路。

　　就目前阶段，三星已经尝试向当前的工艺路线图中添加 8nm 和 6nm 工艺技术，台积电方面则继续提供 16nm FinFET 技术的芯片，开始着力 10nm 工艺的同时，预计今年能够样产 7nm 工艺制程的芯片。

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