DDR5测试技术更新漫谈

一、前言

DDR SDRAM，即双数据速率同步动态随机存取存储器，是现代数字系统中至关重要的一种核心组件，其应用范围极其广泛。无论是在消费电子产品中，还是在商业和工业设备里，亦或是从终端产品到数据中心，DDR SDRAM均作为CPU进行数据处理和运算的缓存发挥着不可或缺的作用。过去二十多年间，存储技术经历了从SDRAM向DDR RAM的重大演进，直至今日的DDR5。每一代DDR技术都在带宽、性能以及功耗等方面实现了显著的改进，极大地促进了计算性能的飞跃发展。这一技术的进步不仅推动了个人电子设备的革新，也对大规模数据中心的高效运作产生了深远影响。

二、DDR标准发展和DDR5简介
 

图1展示了过去20多年来RAM（随机存取存储器）的发展历程及其信号特点。在SRAM时期，由于信号速率相对较低，设计时主要关注的是信号的扇出和布线引起的容性负载问题。然而，随着DDR1/2/3时代的到来，信号速率显著提升，传统的基于集总参数的威廉希尔官方网站 分析方法已难以满足需求，此时更需关注信号的建立与保持时间以及信号线间的延迟差异(skew)。

进入DDR4时代后，受限于PCB、连接器等传输通道的有限带宽，原始信号中的高频成分可能会被削弱甚至完全去除，这导致信号的时域波形出现边沿变缓、振铃或过冲的现象。因此，在这一阶段，对于数据眼图、接收端模板及误码率的关注变得尤为重要，就如同分析传统串行数据一样。

面对AI、机器学习和5G技术的迅猛发展，DDR4逐渐显现出其局限性。为此，第5代高速I/O数据传输技术——DDR5应运而生，并开始广泛走向市场，以应对新一代技术对存储器性能的更高要求。

图1 DDR标准发展和信号特点演进

2.1 DDR5的新特性

如下表所示，DDR5相比DDR4而言，带来了一系列关键的性能提升，同时也带来了新的设计挑战。

表1 DDR4和DDR5比较(源自Rambus)

2.1.1 速率的提升

近年来，内存与CPU性能发展之间的差距逐渐拉大，对内存带宽的需求变得愈加紧迫。在1.6GHz的时钟频率下，DDR4能够实现最高达3.2 GT/s的传输速率。相较之下，初代DDR5便将带宽提升了50%，实现了4.8 GT/s的传输速率。而随着技术的进步，DDR5内存的数据传输速率预期最终将达到8.4 GT/s的高速度。这一演进不仅缓解了内存带宽的瓶颈问题，也为系统性能的整体提升提供了强有力的支持。

2.1.2 电压的降低

降低工作电压（VDD）有助于平衡因高速运行带来的功耗增加。在DDR5 DRAM中，寄存时钟驱动器（RCD）的工作电压从1.2V降低到了1.1V。此外，命令/地址（CA）信号的逻辑类型从SSTL（Stub Series Termination Logic）转换为PODL（Pseudo Open Drain Logic）。这种转变的优势在于，当引脚处于高电平状态时不会消耗静态功率，从而进一步降低了整体功耗。这些改进使得DDR5在提升速度的同时，还能保持较低的能耗，实现了性能与能效的双重优化。

2.1.3 DIMM 新电源架构

在使用DDR5 DIMM时，电源管理将从主板转移至DIMM自身。具体来说，DDR5 DIMM将在模块上配备一个12V电源管理集成威廉希尔官方网站 （PMIC），从而实现更精细的系统电源负载分配。此PMIC负责提供1.1V的工作电压（VDD），通过在DIMM层面精准控制电源，不仅有助于提升信号完整性，还能有效减少噪音干扰。这样的设计改进，使得DDR5 DIMM在性能提升的同时，也确保了更高的可靠性和稳定性。

2.1.4 DIMM通道架构

DDR4 DIMM配备了一个72位宽的总线，其中包括64个数据位和8个ECC位，用于错误检测与纠正。而在DDR5中，每个DIMM被设计为包含两个通道，每个通道宽度为40位，其中32位用于数据传输，8位专用于ECC。尽管在数据宽度上，DDR5与DDR4相同（总共64位），但DDR5通过采用两个独立的小型通道来提高内存访问效率。这种设计不仅支持更高的速度，还通过增强的数据处理效率进一步放大了传输速率的优势。因此，DDR5不仅能带来更快的速度，还确保了更高效的数据访问和处理性能。

2.1.5 更长的突发长度

DDR4的突发长度设定为4或8，而在DDR5中，这一数值被扩展到了8和16，以增加每次突发传输的数据量。具体来说，DDR5支持的突发长度为16（BL16），这意味着它可以单次突发访问达到64字节的数据，正好与典型的CPU高速缓存行大小相匹配。值得注意的是，借助于DDR5双通道设计中的任意一个独立通道即可实现这样的数据访问能力。因此，这不仅大幅提升了数据并发处理能力，同时也通过充分利用两个通道增强了内存使用的效率。这种改进使得DDR5在提升数据传输速率的同时，也显著优化了整体性能和响应速度。

2.1.6 更大容量的 DRAM

DDR4在单芯片封装（SDP）中的最大容量为16Gb DRAM。相比之下，DDR5的单芯片封装最大容量提升至64Gb，这意味着通过DDR5技术组建的DIMM容量可以达到惊人的256GB，是原先的四倍之多。这一显著的增长，不仅满足了现代计算对高容量内存的需求，也为处理复杂和数据密集型任务提供了强有力的支持。

2.2 DDR5 设计面临的挑战
 

2.2.1 采用分离式全速率时钟，对应6400M T/s频率的时钟速率高达3.2GHz(未来会支持到8400M T/s)。

DDR5 DQS控制DQ读写时序

时钟控制命令信号，选通信号控制数据。对时钟信号抖动的要求更加严格，对各种命令信号与数据和地址信号的时序要求也更高。

2.2.2 双向复用的数据总线，读写数据分时复用链路。

由于链路通道和布板空间等资源的限制，读写操作不得不继续共享同一总线，并因此需要采用分时复用的方式进行。从验证和测试的角度来看，这也意味着需要分别对读和写信号进行隔离检查，以确保它们各自符合规范要求。这种做法不仅有助于保证数据传输的可靠性，同时也为优化性能提供了必要的诊断支持。通过这种方式，可以有效地识别并解决潜在的信号完整性问题，确保系统的稳定运行。

DDR5读写共享总线

2.2.3 突发DQS和DQ信号在更高速率的背景下在有限带宽的链路传输时带来更多ISI效应问题。

在DQS（数据选通信号）的读写前导位以及突发序列的第一个比特等方面，均表现出不同的效应和特性。此外，由于存储威廉希尔官方网站 在设计上与串行威廉希尔官方网站 存在显著差异，导致阻抗不匹配问题较为常见，这使得反射问题及干扰引发的ISI（码间干扰）更为严重。存储器系统中这些复杂的信号完整性挑战，要求更加精细的设计和优化措施，以确保高效、可靠的数据传输。通过解决这些问题，可以有效提升整体系统的稳定性和性能表现。

DDR5在接收端采用更多的类似高速串行总线的信号处理

因此，在接收端数据速率超过3600 MT/s时，采用类似高速串行威廉希尔官方网站 和标准总线中已成熟应用的判决反馈均衡（DFE）技术，可以有效应对信号完整性挑战。可变增益放大（VGA）则通过MR寄存器进行配置，以补偿在更高传输速率下链路中的损耗。尽管DDR4标准采用的连续时间线性均衡（CTLE）是一种简单易实现的线性均衡方法，但它往往会放大噪声，这在高速率传输时成为一个不容忽视的问题。相比之下，DDR5总线设计中未采用CTLE，主要是考虑到反射噪声的影响。此外，随着并行总线中串扰和反射现象的增加，各信号抖动的定义和分析方法也随之发生变化，这要求更加细致的评估与处理策略来确保信号完整性和系统稳定性。通过这些优化措施，DDR5能够在保持高数据传输速率的同时，提供更佳的信号质量和可靠性。

三、DDR5的测试新方法
 

3.1 发送端TX测试挑战
 

3.1.1 读写分离
 

根据DDR5的规范，其不再像传统DDR那样在引脚处对读写操作有严格的相位差异。这意味着依赖DQS（数据选通）和DQ（数据）之间的相位差以及前置信号模式的传统方法可能不再适用于读写数据的分离。因此，需要采用新的方法来区分读写数据。

在DDR5中，可以通过观察发现CA4（命令/地址信号之一）在读写操作期间表现出不同的逻辑电平。基于这一特性，可以利用CA4的状态结合读写延迟来进行读写数据的有效分离。具体来说，通过分析真值表中CA4在不同操作下的逻辑状态，可以更准确地识别并分离出读操作与写操作的数据流，从而确保数据传输的准确性和效率。这种方法不仅适应了DDR5的新特性，也为实现更高效的存储器控制提供了可能。

3.1.2新增的测试参数
 

由于速率的提高，可能需要新的测试参数来鉴定关键信号。抖动成为关键信号的重要组成部分。规范定义了全新的UI抖动定义。

以及针对该UI的测量算法。

UI的测量项将覆盖CLK(input)、DQS(tx)和DQ(tx) 信号，且要求非常严格。

根据下表的计算，按照DDR5 4800的速率为例，要求测量出来的Rj最大值为0.0037UI，也就是769.6fs。

如此高要求的测量结果，也对仪表本身的性能提出了非常高的要求。仪表的抖动测量本底计算公式如下，可以看出示波器的本底噪声以及本底抖动，对抖动测量起了非常大的影响。

是德科技UXR旗舰级实时示波器，具有25fs的极低本底抖动，165μV(rms)(16G带宽下) 的本底噪声。可以提供可靠的DDR5的相关抖动测试。

3.1.3 测试方法
 

DDR的TX测量手法，一直是我们所关心的内容。在DDR4以前，规范规定的测试点，均在DRAM的ball处。DDR5里，除了眼图测试以外，其他测试点没有做额外更新。

我们推荐使用interposer的方式来进行测量，如下图所示。

测量完成后，通过S参数的数学计算，实现从实测点到理论测试点的波形转换。

而针对于DDR5的眼图测试，如果打开了DFE功能，示波器可以在去嵌的基础上，进一步完成均衡的操作，最后得到需要的波形。

当然，是德科技已经提供自动化的测试App，方便的给用户提供可视化的一键测试方案。

3.1.4 控制器测试新场景
 

随着信号速率的不断提升，控制器、PCB互联链路以及芯片的测试变得尤为重要。下图展示了一个针对控制器和PCB互联链路的发送端（TX）测试场景。在此场景中，通过使用示波器并配合特定的测试夹具，可以有效地进行发送端的信号质量测试。这种测试方法能够帮助检测和评估高速信号传输过程中的各种参数，如信号完整性、噪声水平和定时误差等，从而确保整个系统的稳定性和可靠性。通过这种方式，可以及时发现潜在问题，并采取相应的优化措施，以适应日益增长的高速数据传输需求。

3.2 接收端RX测试挑战
 

3.2.1 接收端新技术
 

在以往的高速串行链路设计中，随着数据传输速率的不断提升，链路损耗和码间干扰（ISI）对信号高频分量的影响变得越来越显著。因此，在PCIe Gen3的设计中，引入了接收端均衡的概念，以弥补因这些因素导致的高频分量损失。通过这种方法，可以有效恢复在传输过程中衰减的高频信号，确保数据传输的完整性和可靠性。接收端均衡技术的应用，标志着向更高效率和更稳定的数据传输迈进了一大步，为后续高速数据通信标准的发展奠定了基础。

具体来看，有以下几个关键点：

接收端的信号首先会经过连续时间线性均衡（CTLE）处理。图中展示的是具有7个DC增益设置的CTLE响应曲线。这一步骤旨在初步补偿信道损耗，并增强高频分量。

经过CTLE均衡后的信号会被分成两路：一路进入时钟数据恢复（CDR）威廉希尔官方网站 。在CDR中，核心PLL的等效传递函数类似于一个高通滤波器，有助于从输入信号中提取出稳定的时钟信息。

另一路信号则被送入带有单抽头的判决反馈均衡（DFE）。DFE的作用是在检测到的数据符号基础上进一步消除码间干扰。

值得注意的是图中标注的两个测试点TP2和TP2'。通常情况下，TP2是使用示波器实际捕获到的信号波形，而TP2'则是通过标准参考接收机模型生成的，用来模拟芯片实际接收到的波形。

a)

全速率时钟

接收端没有PLL

b)

单端信号

数量众多，不仅要考虑损耗带来的影响，更多的还需要考虑串扰带来的影响

c)

分布式

多颗粒应用场景，每片颗粒独立的训练和均衡

了解了DDR5和传统Serdes的几个特别之处外，参考在PCIE上使用的均衡技术，进行了部分调整后如下。

首先，在时钟数据恢复（CDR）方面，由于系统中已存在显示时钟，可以使用不具备频率跟踪能力的延迟锁定环（DLL）模块来替代原本复杂的CDR模块。这不仅简化了设计，还提高了系统的稳定性和可靠性。

其次，关于连续时间线性均衡（CTLE），尽管其实现相对简单，但由于单端DDR5总线中存在的反射和串扰问题，严重影响了信噪比。因此，选择使用可变增益放大器（VGA）来代替CTLE，以更好地适应复杂的信号环境，并有效提升信号质量。

第三，借鉴了成熟的判决反馈均衡（DFE）技术。通过引入DFE，可以在检测到的数据符号基础上进一步消除码间干扰，从而改善接收信号的质量，确保高速数据传输的可靠性。

最后，沿用了DDR以往的写平衡（write leveling）和读平衡（read leveling）机制。不过，与传统做法不同的是，将原先在接收端实现的去加重功能转移到控制器端来完成。这种调整有助于优化整个链路的信号处理流程，提高数据传输效率和准确性。

3.2.2 接收端测试的新挑战
 

传统的Serdes接收端测试(以PCIe为例)，目的是确定DUT能否在芯片封装的ball处(或者CEM规范的金手指处)可靠接收带有指定受损的信号，达到要求的误码率要求。

针对DDR的单端并行总线系统，非相关抖动、电平干扰、ISI、串扰、反射，对于系统的可靠运行至关重要。DDR5的接收端测试，不仅包括了压力眼测试，也就是在给定的压力眼信号下，达到特定的误码率要求，还包括了幅度电压方面和水平抖动方面的灵敏度测试。

而被测DUT，可以是控制器、DRAM、缓冲器/寄存器、DIMM 等。

3.2.3 接收端测试的新方法
 

规范定义了接收端测试里的所有测试点要求，以及波形在均衡器之后的指标要求。测试前，需要按照规范的要求进行校准。

在校准之前，考虑到DDR总线的独特性质，终端电阻（On-Die Termination, ODT）用于优化从发送端到接收端的信号质量。由于ODT允许设置不同的阻抗值，在接收端测试过程中，建议将ODT设置为48欧姆进行校准，以尽可能减少与标准测试设备之间的阻抗不匹配。这种设置有助于确保测量结果的准确性和可靠性。

是德科技提供以M8000系列误码仪为基础的DDR5接收端测试方案，支持控制器、DRAM、缓冲器/寄存器、DIMM的测试。

3.2.4 接收端测试的校准
 

下图是DDR在系统产品中实际应用的拓扑结构。依次从DDR控制器，经过PCB路径，来到DIMM上的DRAM颗粒。

做校准的时候，也是参考上图的拓扑来完成整个路径的模拟。针对DIMM或者颗粒而言，信号由BERT发出，经过CTC2 Board和replicate card，最终由示波器接收，组成完整的端到端链路。

这里要特别说明的是，针对不同的产品测试，有对应的夹具来进行配合。主要的夹具有如下几种。分别是下图中的C2C test card，System Motherboard Test Fixture，Device Validation Fixture。

其中，CTC2 test card提供DIMM插座，同时将DIMM上所有信号包括CA/CMD、DQS，DQ通过SMP连接器的形式引出。用于DIMM、RCD测试夹具、Data Buffer测试夹具、DRAM测试夹具等的校准和测试。

CTC2 test card

System Motherboard Test Fixture也同样把CA/CMD、DQS，DQ的信号通过SMP的方式引出，用于控制器的发送端测试，以及控制器的接收端测试校准和测试，同时还支持系统主板的通道特性验证。

System Motherboard Test Fixture

Device Validation Fixture包括了RCD的测试夹具，Data Buffer的测试夹具，DRAM的测试夹具，以及Combo测试夹具等。主要用于单个器件产品的校准与测试，以及多器件的校准与测试。测试时插在CTC2的test card上。

Device Validation Fixture

下图展示的是基于CTC2 test card进行的校准操作。连接方式如图所示。

使用M80885RCA自动化软件，根据向导，完成测试环境参数的setup，并对DUT进行初始化。

 一步一步，实现DQS&DQ和CK&CA的各参数自动化校准。完成自动化校准后，可以查看每个校准项目的测试结果，如下图所示。

3.2.5 接收端测试
 

接收端测试包括两大部分测试内容，Sensitivity测试和Stressed Eye测试。其中Sensitivity测试又包含Voltage Sensitivity和Jitter Sensitivity。

DQS和DQ的Voltage Sensitivity测试中，测试DQS的时候保持DQ的信号不变，测试DQ的时候保持DQS的信号不变。不断调整另外一个参数的变量，遍历整个参数的范围后，统计误码率。

DQS的Jitter Sensitivity测试中，首先输出clean的clk和dq。在此基础上，遍历DQS和DQ的相位，计算出本底jitter的Sensitivity测试。然后依次改变DCD和Rj以及DCD和Rj的组合，遍历DQS和DQ的相位，完成各种场景下的jitter Sensitivity测试。

Stressed Eye测试中，使用校准过程中的压力信号(如下图)，来进行环回误码率测试。

测试完成后，M80885一致性软件会给出上图右侧的测试结果与测试报告。

四、总结
 

是德科技可以给大家带来完整的端到端解决方案。包括设计前期的仿真，涵盖了memory designer的建模和ADS的前后仿真。发送端测试中，我们提供业内旗舰级性能指标的UXR实时示波器和高性能的RC模型探头，有效降低测试负载。接收端测试中，我们提供all-in-box的M8000系列误码仪，支持控制器、DRAM、Data Buffer、RCD、DIMM的接收端校准与测试。协议分析仪方面，U4164A系列，支持完整的DDR、LPDDR的协议解码测试。