做内层PCB设计需要了解那些内容布局布线和绕等长技术你了解吗

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经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图，多么漂亮，整齐，干净，密密麻麻绕的像一根根肠子似的等长线。

内存在高速板中的频繁出现，意味着PCB工程师必须掌握内存的PCB设计，而且还得熟练的掌握，要会对各种信号进行分组，要会选用拓扑结构，要会布局，要会设等长规则......当然还得会绕等长。根据小编多年跳槽面试的经验，内存的设计要求也是经常会被问到的问题之一，10个面试官有9个会问，而你对答的好坏或者回答问题的深度直接影响到面试官对你的整体印象。以DDR3为例，一般的同学可能会从这些方面去回答：

布局：

1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3mm；

2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性；

3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间；

4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。

布线：

1.特征阻抗：单线50欧姆，差分100欧姆；

2.数据线每11根（D0~D7，DM0,DQS0+/-），（D8~D15，    DM1,DQS1+/-）....以此类推.同组同层，优先以地为参考平面，中间不能夹杂其他任何信号；

3.所有信号线少换层，尤其是数据线、时钟线不超过2个过孔，所有信号线间距至少满足3W原则；

4.数据线、地址（控制）线、时钟线组间间距保持15mil以上或至少3W；

5.所有信号线都不得跨分割，且有完整的参考平面，换层时，如果改变了参考层，要注意考虑增加回流地过孔或退耦电容；

6.Vref电源线走线线宽推荐不小于15mil，与同层其他信号线间距最好20mil以上；

7.所有DDR信号距离相应参考面边沿至少30-40mil。

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等长：

1.数据线以DQS为基准等长，地址线、控制线、时钟线为基准等长；

2.数据线最大长度尽量不超过2500mil，组内长度误差范围控制在+/-10mil。得益于Write Leveling技术，DQS与时钟线一般无长度误差要求。

3.地址线误差范围控制在+/-50mil。

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因为内存的设计其实已经很成熟了，对于上述设计要求在各大william hill官网 ，网站或者相关书籍上面都可以看得到，对于懂行的面试官来说能回答出来这些，并不能给他带来多大的新鲜感，要想证明自己是一个高级的、资深的、经验丰富的PCB设计工程师，咱还得接着往下吹。

比如，我们往期介绍的ODT（On-Die Termination，片内终结），DDR4特有的DBI功能与POD电平，还有《基于Cadence Allegro的FPGA高速板卡设计》一书里面重点介绍的拓扑结构，Write leveling（读写均衡）...要不我们再来大概介绍几个？

复位（RESET）：

复位是DDR3新增的一项重要功能，并为此专门准备了一个引脚。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3 内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，且所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟威廉希尔官方网站 将停止工作，甚至不理睬数据总线上的任何动静。这样一来，该功能将使DDR3达到最节省电力的目的。

ZQ（校准）：

ZQ也是一个新增的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。

数据选通脉冲（DQS）：

就像时钟信号一样，DQS也是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗8bit DRAM芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由主控芯片发来的DQS信号，读取时，则由DRAM芯片生成DQS向主控发送。完全可以说，它就是数据的同步信号。

数据掩码（DM）：

为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。这里需要强调的是，在读取时，被屏蔽的

片外驱动调校OCD（Off-Chip Driver）：

OCD是在DDR2开始加入的新功能，而且这个功能是可选的，有的资料上面又叫离线驱动调整。OCD的主要作用在于调整I/O接口端的电压，来补偿上拉与下拉电阻值，从而调整DQS与DQ之间的同步确保信号的完整与可靠性。调校期间，分别测试DQS高电平和DQ高电平，以及DQS低电平和DQ高电平的同步情况。如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级（加一档或减一档），直到测试合格才退出OCD操作，通过OCD操作来减少DQ、DQS的倾斜从而提高信号的完整性及控制电压来提高信号品质。

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其实内存可以用来吹牛的东西太多了，同学们有兴趣可以查阅相关资料继续深入，这些东西研究起来也挺有意思的。我们面试也不要太局限于布局布线，你吹的多，装的好，在面试官看来你知识面广，懂得多，不仅设计经验丰富，而且能说会道，不给个高工资，都有点对不起你的意思。