怎样优化PLL环路来达到理想的相位噪声和抖动

可以使用许多工具来优化PLL环路。 ADIsimCLK是用于ADI时钟部件的好工具。优化相位噪声和抖动不一定是一回事。

如果在给定的偏移频率下有一个相位噪声规范，那么应该将VCO和参考相位噪声信息提供给工具，例如ADIsimCLK，并使用它来优化闭环带宽实现预期目标。该过程实质上是调整闭环带宽以折衷参考和VCO相位噪声。

如果有一个具有抖动规格，则应调整闭环带宽以实现最低抖动，这可能不一定对应于所有偏移频率的最低相位噪声。

例如，虽然可以通过扩展闭环带宽来实现低近距相位噪声，但由此产生的抖动可能大于可能的最小抖动，因为环路跟踪参考的次数超过了是最佳抖动所必需的。可以通过降低闭环带宽来实现更低的抖动，允许PLL在较低的偏移频率下跟踪VCO，即使得到的相位噪声图可能在闭环带宽偏移频率处显示更多的峰值。