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若愚JX

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[问答]

关于千兆以太网，UDP传输漏包的问题

FPGA千兆以太网发送数据，数据来自AD采集（有60MHz），经FIFO缓存。采用的UDP协议，一帧一帧传输数据，最后通信成功，但是漏包严重，后来发现是因为：AD不停地采集数据，但每一帧UDP数据包还需要传输包头、地址、端口号等，这段时间里采集的数据就丢失了。请问大家有没有什么解决办法呢？

补充内容 (2017-5-24 14:46):
我后来降低了采样频率，signal tapii里看到是没漏包的，但labview里看到是漏包了；
还有一个大问题，错包也很严重，一帧一帧的错误的数据，后来又取消了FIFO，错包要好些；
后来观察到数据在AD采集时，已经出错了（一段一段的），所以跟错包比起，漏包也可以容忍了，毕竟是有规律的漏包。

回帖（37）

YIKE123

2017-5-15 09:21:32

最佳答案

比如说我采一个点用了100us，那么100us怎么分配的，前50us采，后50us打包发送，加头加尾的时间就是在后50us里面，在后50us的时间里采集的数据不变，还是保存在reg里面么；就是预留时间发送，再把总时间算成他的采样率

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赵飞

2017-5-16 18:42:22

那你用FIFO缓存的意义呢？

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若愚JX

2017-5-16 20:21:11

引用: 天外飞天发表于 2017-5-16 18:42
那你用FIFO缓存的意义呢？

FIFO主要是一个先进先出，它并不会说，若数据还没读取的话，接着往后存，它会溢出，关于这点我也很困惑

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陈旭

2017-5-17 16:29:42

受到警告

提示: 作者被禁止或删除内容自动屏蔽

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LN爱涓涓

2017-5-17 23:03:14

用两个fifo切换呢？要么多缓存ad的采样数据使得匹配发送数据的频率，要么提高时钟频率来跟得上ad的速度，不过会受到PHY的时钟频率限制。

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赵飞

2017-5-18 16:51:43

引用: 若愚JX 发表于 2017-5-16 20:21
FIFO主要是一个先进先出，它并不会说，若数据还没读取的话，接着往后存，它会溢出，关于这点我也很困惑

会有溢出信号呀

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赵飞

2017-5-18 16:52:17

你有这样的板卡和资料不

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若愚JX

2017-5-18 20:13:46

引用: 天外飞天发表于 2017-5-18 16:52
你有这样的板卡和资料不

买的黑金AX515开发板

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远望迫察

2017-5-18 20:53:33

用winshark抓包可以不丢包，不过我当时是50M*16bit，60M清楚会不会，

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若愚JX

2017-5-19 10:00:34

引用: 远望迫察发表于 2017-5-18 20:53
用winshark抓包可以不丢包，不过我当时是50M*16bit，60M清楚会不会，

我需要在LabVIEW上显示波形，就是看到LabVIEW上波形不对

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YIKE123

2017-5-19 10:02:45

巧了，我最近也做的ip-udp传输，但是我没用fifo，采集一个点发一个点

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若愚JX

2017-5-19 17:04:14

引用: YIKE123 发表于 2017-5-19 10:02
巧了，我最近也做的ip-udp传输，但是我没用fifo，采集一个点发一个点

我最后也把FIFO去掉了，主要是错的包也很多
我的要求实时，连续采集，漏包是必然的

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YIKE123

2017-5-22 14:59:38

引用: 若愚JX 发表于 2017-5-19 17:04
我最后也把FIFO去掉了，主要是错的包也很多
我的要求实时，连续采集，漏包是必然的

为什么我没咋漏包

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若愚JX

2017-5-23 10:11:09

引用: YIKE123 发表于 2017-5-22 14:59
为什么我没咋漏包

你的采集频率是多大的？是不停的采吗？

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YIKE123

2017-5-24 09:36:24

en 不停的采集采样率10K

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胡凯渊

2017-5-24 09:55:31

降低采集频率应该会好点

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赵飞

2017-5-24 10:07:18

你的意思是采集频率快，而传输速率低吗？是不是labview读取数据太慢呢？

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赵飞

2017-5-24 10:07:24

你的意思是采集频率快，而传输速率低吗？是不是labview读取数据太慢呢？

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何其平

2017-5-24 11:48:54

直接把采集到的数据存在fifo里，然后控制好时钟，是不会漏包的。

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