LM3S以太网设计的不合理

1、LM3S以太网设计与PHY部分，象是两颗芯片硬拼在一起，MDIO居然还要上拉；
2、两个的时钟，CPU与PHY用不同的时钟源，其实应该可以将25MHZ的时钟作为PLL的一个选择。
在LM4F的以太网系列中，会不会修改呢？ 还有带EPI总线，只能设为一种模式，在LM4F能否增加CS等来可以几种模式兼容？