pll芯片整数边界杂散

     众所周知，ADI公司的频率源芯片在鉴相频率整数倍处存在整数边界杂散问题。拿ADF4355举例，鉴相频率取20MHz，输出5000.01MHz，由于5000MHz为20MHz的整数倍，所以此输出频率只偏离10KHz，如此近的一个频率偏移导致的结果就是整数边界杂散IBS（此处为5000MHz和5000.02MHz）异常大，接近-40dBc。所以我想请教的就是如何通过合理的设置各寄存器各参数（如果有，还望详述）来达到尽量减小此杂散的作用，最好能到-50dBc以下。因为我最终是想将此款芯片用在宽频带输出上，所以对于某个特定频点通过改变鉴相频率来达到远离Fpfd整数倍的目的之法并不适用，如本例中若取Fpfd为30MHz，则5000.01便不会有整数边界杂散出现，但是一个几百MHz范围的宽频带，通过此法便不再实际，因为总会有些频点落在整数边界处。还望各位前辈不吝赐教。