ciompyuda, 对于问题1，使用传输线来传输时钟，需要考虑的首要问题是匹配，其目的是防止信号的反复反射。我们假定传输线的带宽足够大，即时钟的高频分量也能从源端传到接收器端，这样，信号的上升、下降沿可以无损的传递，即信号的Slew Rate可以得到保证，抖动也不会增加，若搭建的传输线是一个带宽有限，如仅能输出基波信号，那么信号的Slew Rate会被降低，这时信号的Slew Rate 被限制在2*pi*f*A, 这里f是信号的基波频率，A是单音信号的摆幅。Slew Rate 降低意味着信号的抖动有可能会恶化（这发生在信号频率比较低的应用中，如几MHz信号）。2. 参考发生扰动，如相位突变，那么PLL会被动跟踪，输出的频率和相位都会发生变化，经过几个时间常数后，锁相环重新稳定，这对模拟锁相环是适用的，但是对数字锁相环，如AD9557/8/9/4，参考的相位变化可以被数字锁相环吸收掉，这样输出的频率和相位不会发生变化，我们称之为PBO （Phase Build Out） Reference Switching。3. 锁相环通常会***。但是在失锁之后，用RESET会复位所有寄存器，输出时钟会消失，需要对锁相环重新配置和VCO校准才能正常工作。4，这里你需要的是输出与输入保持固定的相位关系，实际上是零延时要求。ADI的时钟芯片如AD9520/2， AD9523等都提供零延时功能。需要注意的，参考分频必须为1，否则会出现相位模糊，如你所述。
ciompyuda, 对于问题1，使用传输线来传输时钟，需要考虑的首要问题是匹配，其目的是防止信号的反复反射。我们假定传输线的带宽足够大，即时钟的高频分量也能从源端传到接收器端，这样，信号的上升、下降沿可以无损的传递，即信号的Slew Rate可以得到保证，抖动也不会增加，若搭建的传输线是一个带宽有限，如仅能输出基波信号，那么信号的Slew Rate会被降低，这时信号的Slew Rate 被限制在2*pi*f*A, 这里f是信号的基波频率，A是单音信号的摆幅。Slew Rate 降低意味着信号的抖动有可能会恶化（这发生在信号频率比较低的应用中，如几MHz信号）。2. 参考发生扰动，如相位突变，那么PLL会被动跟踪，输出的频率和相位都会发生变化，经过几个时间常数后，锁相环重新稳定，这对模拟锁相环是适用的，但是对数字锁相环，如AD9557/8/9/4，参考的相位变化可以被数字锁相环吸收掉，这样输出的频率和相位不会发生变化，我们称之为PBO （Phase Build Out） Reference Switching。3. 锁相环通常会***。但是在失锁之后，用RESET会复位所有寄存器，输出时钟会消失，需要对锁相环重新配置和VCO校准才能正常工作。4，这里你需要的是输出与输入保持固定的相位关系，实际上是零延时要求。ADI的时钟芯片如AD9520/2， AD9523等都提供零延时功能。需要注意的，参考分频必须为1，否则会出现相位模糊，如你所述。
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