Link.kang,
1. 首先请明确： [email=-100dBc/Hz@100Hz]-100dBc/Hz@100Hz[/email] offset 和[email=-120dBc/Hz@10kHz]-120dBc/Hz@10kHz[/email] offset是对整个频率范围150MHz~1GHz的要求? 因为有20*logN的关系存在，1GHz输出要比150MHz输出相位噪声高出20*log(1000/150)=16.5dB。
2. AD9915数据手册Figure19给出的内部PLL带宽在20KHz左右，若将内部PLL的环路带宽调整为300kHz以上，可以优化10kHz的相位噪声。
3. REF CLK的相噪不好，AD9915的输出相噪也不会好，因为内部的PLL对参考的去抖功能非常有限，对参考来说，PLL只能滤环路带宽以上的噪声。AD9915的应用应该是这样的：REF 来自于晶振（XO，TCXO 或者OCXO）
4 请明确你的频点要求，我们再继续讨论。
Yiming
Link.kang,
1. 首先请明确： [email=-100dBc/Hz@100Hz]-100dBc/Hz@100Hz[/email] offset 和[email=-120dBc/Hz@10kHz]-120dBc/Hz@10kHz[/email] offset是对整个频率范围150MHz~1GHz的要求? 因为有20*logN的关系存在，1GHz输出要比150MHz输出相位噪声高出20*log(1000/150)=16.5dB。
2. AD9915数据手册Figure19给出的内部PLL带宽在20KHz左右，若将内部PLL的环路带宽调整为300kHz以上，可以优化10kHz的相位噪声。
3. REF CLK的相噪不好，AD9915的输出相噪也不会好，因为内部的PLL对参考的去抖功能非常有限，对参考来说，PLL只能滤环路带宽以上的噪声。AD9915的应用应该是这样的：REF 来自于晶振（XO，TCXO 或者OCXO）
4 请明确你的频点要求，我们再继续讨论。
Yiming
举报
举报
