调试ADF4360-7输出中心频率附近有鉴相频率的杂散

   最近在调试ADF4360-7，利用Altera的CPLD配置其内部寄存器。利用ADIsimPLL做好威廉希尔官方网站设计和仿真。参考时钟为25MHz晶振，输出频率为490MHz，r分频为5，n分频为98，预分频P=8/9，B=12，A=2。外部电感为16nH。配置完毕后，锁定指示灯亮，但是输出中心频率附近有鉴相频率的杂散（即周围隔5M出现一个寄生信号），且测试调谐电压Vtune超过最大的2.5V。换过好多环路参数，都是同样的现象。muxout改成R分频输出，示波器探到的频率为5M脉冲，表明程序已经写入。
   求大神解答疑惑。
   如果可以的话，请前辈们能附上以前可用的verilog程序代码，我现在怀疑是不是我的代码问题。
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