AD9361在TDD lvds工作方式下的管脚时序

     我使用ad9361 工作在TDD，lvds模式下；通过enable和txnrx两个管脚控制切换 TDD状态机，使AD9361在alert，Tx，Rx三种状态间切换。
现遇到两个问题：
1：ad9361 interface specification 文档中没有介绍 TDD lvds 1T1R模式下的时序，所以不确定 data_clk，rx_frame，fb_clk，tx_frame，以及p0，p1端口间的时序关系，但是该文档上又有明确说明支持TDD lvds。
2：我发现在TDD lvds模式下，将常数发送至P0，P1端口，ad9361工作在Tx状态下，RF port输出载波产生两种幅度状态，并且不定期切换，十分疑惑。
请专家协助分析，谢谢。