怎么在cpld中实现时间延迟

模拟中可以使用时间延迟，但无法合成它们。
您可以使用时钟根据周期生成延迟，某些FPGA系列具有可选的延迟模块（IDELAY，ODELAY或IODELAY），用于器件的输入和输出。
但是，这些延迟元件在任何CPLD中都不可用，并且不能用于仅在固定延迟时生成PULSE。
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以下为原文

Time delays are available in simulation, but they cannot be synthesized.   You can use a clock to generate a delay based on a period and some FPGA families have optional delay blocks (IDELAY, ODELAY or IODELAY) for inputs and outputs of the device.   However, these delay elements are not available in any CPLD and cannot be used to generate a PULSE only a fixed delay.
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模拟中可以使用时间延迟，但无法合成它们。
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