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请问VHDL语言和verilog语言有什么区别？
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Verilog
VHDL语言和verilog语言有何区别
回帖
（8）
张琨
2019-3-29 11:32:03
verilog是图形化需要方便编程，vhdl是代码编程
verilog是图形化需要方便编程，vhdl是代码编程
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王鑫
2019-3-29 11:43:03
verilog语法类似C语言，VHDL语言更严谨，语法不像C语言那样。
verilog语法类似C语言，VHDL语言更严谨，语法不像C语言那样。
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王雷
2019-3-29 11:56:57
如果着重于集成威廉希尔官方网站 的设计，则只需Verilog HDL就可以了，若要进行大规模系统设计，则就学习VHDL。
如果着重于集成威廉希尔官方网站 的设计，则只需Verilog HDL就可以了，若要进行大规模系统设计，则就学习VHDL。
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李华瑞
2019-3-29 12:07:57
区别不大，verilog更加灵活，VHDL更严谨，多人开发大型项目更规范
区别不大，verilog更加灵活，VHDL更严谨，多人开发大型项目更规范
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