0 引言
随着电子信息技术的发展，数据传输在军事航空、无线网络基础构建、测试与测量中发挥了巨大的作用。而时钟作为通信终端、发射与接收定量和同步标准，成为不可或缺的关键部分。信号传输过程中，晶振参考时钟本身具有较低的抖动，但由于IC、开关电源噪声、数据或时钟线的干扰引起的随机抖动和周期抖动(PJ)对时钟质量及系统性能都有比较大的影响。
典型的信号路径设计由信号传感器、模拟信号处理区块、数据转换器、接口及数字处理区块等多个不同环节组成，为了使系统充分发挥性能，路径所采用的主要元件必须符合有关要求。以模拟/数字转换器为例，系统设计工程师希望其信噪比(SNR)须不可低于60dB,因此14位的高频宽、频率要求高达1Gpsp的数据转换器被得以使用。在系统设计和使用的过程中，使用数据信号和参考时钟定位采样是重要环节，高精密时钟发生技术进而成为亟待发展的技术之一。通常情况下，设计所使用的单锁相环(PLL)式时钟发生器在工作过程中，乘法器会放大时钟抖动，同时引入其自身抖动，无法满足均值抖动指标Jrms<1ps@(12KHz~20MHz)的要求。
为了实现超低噪声精密时钟的发生，笔者对级联式PLL时钟抖动滤除技术做了研究和探讨，并对系统时钟抖动做和具体分析。
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随着电子信息技术的发展，数据传输在军事航空、无线网络基础构建、测试与测量中发挥了巨大的作用。而时钟作为通信终端、发射与接收定量和同步标准，成为不可或缺的关键部分。信号传输过程中，晶振参考时钟本身具有较低的抖动，但由于IC、开关电源噪声、数据或时钟线的干扰引起的随机抖动和周期抖动(PJ)对时钟质量及系统性能都有比较大的影响。
典型的信号路径设计由信号传感器、模拟信号处理区块、数据转换器、接口及数字处理区块等多个不同环节组成，为了使系统充分发挥性能，路径所采用的主要元件必须符合有关要求。以模拟/数字转换器为例，系统设计工程师希望其信噪比(SNR)须不可低于60dB,因此14位的高频宽、频率要求高达1Gpsp的数据转换器被得以使用。在系统设计和使用的过程中，使用数据信号和参考时钟定位采样是重要环节，高精密时钟发生技术进而成为亟待发展的技术之一。通常情况下，设计所使用的单锁相环(PLL)式时钟发生器在工作过程中，乘法器会放大时钟抖动，同时引入其自身抖动，无法满足均值抖动指标Jrms<1ps@(12KHz~20MHz)的要求。
为了实现超低噪声精密时钟的发生，笔者对级联式PLL时钟抖动滤除技术做了研究和探讨，并对系统时钟抖动做和具体分析。
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