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大家好,
我们需要一个用于音频应用的异步采样率转换器。 在搜索时,我遇到了Xilinx的ASRC v1.0 IP。 请在下面找到xilinx网站的链接。 http://www.xilinx.com/support/do ... -rate-converter.pdf 我使用core-gen生成了一次ASRC实例,然后使用ISIM对其进行了模拟。 但是我无法看到任何输出。 我模拟了150ms。 在第7页的本文档中,提到了延迟测量。 他们在那里提到延迟在1-2ms的范围内。 我已使用以下值完成当前模拟。 输入频率 - 48.076 KHz,输出频率 - 48.374 KHz,主时钟 - 100MHz。 任何人都可以帮我解决这个问题。 我想在最终系统中使用它之前验证延迟。 问候 Ayusman 以上来自于谷歌翻译 以下为原文 Hi All, We have a requirement of asychronous sample rate converter for an audio application. On searching I came across the ASRC v1.0 IP from Xilinx. Please find below the link from xilinx website. http://www.xilinx.com/support/do ... -rate-converter.pdf I generated once instance of ASRC using core-gen and then simulated the same using ISIM. However I am not able to see any output. I have simulated for 150ms. In this document on page no 7,the latency measurements are mentioned. There they have mentioned the latency is in the range of 1-2ms. I have done the current simulation with the following values. Input Frequency - 48.076 KHz, Output Frequency - 48.374 KHz, Master Clock - 100MHz. Can anyone please help me out with this. I would like to verify the latency before using it in my final system. Regards Ayusman |
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3个回答
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请发布显示ASRC模块所有输入端口的波形,持续10ms。
- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 Please post a waveform showing all the input ports of the ASRC module for 10ms.- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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嗨ayusman,
我和你一样有同样的问题。 我使用一个简单的测试平台来模拟ASRC核心: mclk:200 MHz clkin:96KHz clkout:48KHz manual_ratio_en ='0' manual_ratio =全0 imput_sample_a和imput_sample_b是随机值,随着时间的推移会随之改变。 我模拟了1秒,并在所有输出端口始终看到“UUUUUUU”。 我查看了ASRC核心的源代码。 对我来说,问题似乎是在重置期间没有启动许多信号。 当所有输入信号开始运行时,ASRC无法自动启动。 用户应该根据不同的要求进行初始化吗? 你能告诉我你是如何解决这个问题的吗? 以上来自于谷歌翻译 以下为原文 Hi ayusman, I have the same problem like you. I use a simple testbench to simulate the ASRC core: mclk: 200 MHz clkin: 96KHz clkout: 48KHz manual_ratio_en = '0' manual_ratio = all 0 imput_sample_a and imput_sample_b are random values, which change themselves as time goes. I have simulated 1 sec and see always "UUUUUUU" at all output ports. I have looked into the source codes of the ASRC core. To me the problem seems like that many signals are not initiated during reset. And the ASRC can not start itself automatically when all the input signals begin to run. Should a user initialize them according to different requirements? Can you tell me how you solved the problem? |
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