SIP是System in Package (系统级封装、系统构装)的简称,这是基于SoC所发展出来的种封装技术,根据Amkor对SiP定义为“在一IC包装体中,包含多个芯片或一芯片,加上被动组件、电容、电阻、连接器、天线…等任一组件以上之封装,即视为SiP”,也就是说在一个封装内不仅可以组装多个芯片,还可以将包含上述不同类型的器件和威廉希尔官方网站
芯片叠在一起,构建成更为复杂的、完整的系统。
SiP包括了多芯片模组(Multi-chip Module;MCM)技术、多芯片封装(Multi-chip Package;MCP)技术、芯片堆叠(Stack Die)、PoP (Package on Package)、PiP (Package in Package) ,以及将主/被动组件内埋于基板(Embedded Substrate)等技术。以结构外观来说,MCM属于二维的2D构装,而MCP、Stack Die、PoP、PiP等则属于立体的3D构装;由于3D更能符合小型化、高效能等需求,因而在近年来备受业界青睐。
SiP封装中互连技术(Interconnection) 多以打线接合(Wire Bonding) 为主,少部分还采用覆晶技术(Flip Chip),或是Flip Chip 搭配Wire Bonding 作为与Substrate (IC载板) 间的互连。但以Stack Die (堆叠芯片) 为例,上层的芯片仍需藉由Wire Bonding来连接,当堆叠的芯片数增加,越上层的芯片所需的Wire Bonding长度则将越长,也因此影响了整个系统的效能;而为了保留打线空间的考虑,芯片与芯片间则需适度的插入Interposer,造成封装厚度的增加。
随着SoC制程技术从微米(Micrometer)迈进纳米的快速演进,单一芯片内所能容纳的电晶体数目将愈来愈多,同时提升SoC的整合能力,并满足系统产品对低功耗、低成本及高效能之要求。但是当半导体制程进入纳米世代后,SoC所面临的各种问题,也愈来愈难以解决,如制程微缩的技术瓶颈及成本愈来愈大、SoC芯片开发的成本与时间快速攀升、异质(Heterogeneous )整合困难度快速提高、产品生命周期变短,及时上市的压力变大,使SiP技术有发展的机会。
SIP是System in Package (系统级封装、系统构装)的简称,这是基于SoC所发展出来的种封装技术,根据Amkor对SiP定义为“在一IC包装体中,包含多个芯片或一芯片,加上被动组件、电容、电阻、连接器、天线…等任一组件以上之封装,即视为SiP”,也就是说在一个封装内不仅可以组装多个芯片,还可以将包含上述不同类型的器件和威廉希尔官方网站
芯片叠在一起,构建成更为复杂的、完整的系统。
SiP包括了多芯片模组(Multi-chip Module;MCM)技术、多芯片封装(Multi-chip Package;MCP)技术、芯片堆叠(Stack Die)、PoP (Package on Package)、PiP (Package in Package) ,以及将主/被动组件内埋于基板(Embedded Substrate)等技术。以结构外观来说,MCM属于二维的2D构装,而MCP、Stack Die、PoP、PiP等则属于立体的3D构装;由于3D更能符合小型化、高效能等需求,因而在近年来备受业界青睐。
SiP封装中互连技术(Interconnection) 多以打线接合(Wire Bonding) 为主,少部分还采用覆晶技术(Flip Chip),或是Flip Chip 搭配Wire Bonding 作为与Substrate (IC载板) 间的互连。但以Stack Die (堆叠芯片) 为例,上层的芯片仍需藉由Wire Bonding来连接,当堆叠的芯片数增加,越上层的芯片所需的Wire Bonding长度则将越长,也因此影响了整个系统的效能;而为了保留打线空间的考虑,芯片与芯片间则需适度的插入Interposer,造成封装厚度的增加。
随着SoC制程技术从微米(Micrometer)迈进纳米的快速演进,单一芯片内所能容纳的电晶体数目将愈来愈多,同时提升SoC的整合能力,并满足系统产品对低功耗、低成本及高效能之要求。但是当半导体制程进入纳米世代后,SoC所面临的各种问题,也愈来愈难以解决,如制程微缩的技术瓶颈及成本愈来愈大、SoC芯片开发的成本与时间快速攀升、异质(Heterogeneous )整合困难度快速提高、产品生命周期变短,及时上市的压力变大,使SiP技术有发展的机会。
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