2.3 时序的设计
由于信号s(n)的输入速率为64 MHz。故在64 MHz时钟驱动下，每一个节拍计算两个子信道，8个信道的计算需要用4个节拍来完成，并得到8个复数。这8个复数必须同时进入FFT模块，所以，可在FFT之前设计一组乒乓RAM来接收这8个复数。其中一个RAM以64 MHz的速率存放前面的计算结果，每个节拍接收两个复数，4个节拍接收完8个复数后开始FFT运算，同时换成另一个RAM接收前面的计算结果。等到8个复数都存放好之后，再开始FFT运算，此时又再次换成第一个RAM接收前面的计算结果，并依次循环。根据这样的时序设计，FFT模块的时钟应为16 MHz。FFT运算由IP核完成。经FFT运算后同时可得到8个复数形式的结果，由于复数分成实虚部的表示形式，且实虚部都用32位二进制数表示，因此，8个复数需要16个32位的二进制数表示，也就是芯片上需要16×32=512个引脚，这对于任何芯片都是不可能办到的。为此，应在FFT模块的输出端也设计一个乒乓RAM。其中一个RAM先将8个FFT运算结果存储起来，然后以64 MHz的时钟频率每个节拍向外输出两个复数(即4个32为二进制数)，直到4个节拍全部输出完毕(即8个复数全部输出的频率为16 MHz)，同时另一个RAM以16MHz的时钟频率接收FFT的运算结果。然后将两个RAM的作用交换，再以此循环。
3 结束语
本文详细分析了复信号多相滤波器的无盲区改进算法，并根据推导出的数学模型完成了其FPGA的设计。该设计根据信道数和抽取因子之间的倍数关系，解决了延迟和抽取功能的实现问题，并使用乒乓RAM实现了复信号多相滤波器的多通道流水线输出。
2.3 时序的设计
由于信号s(n)的输入速率为64 MHz。故在64 MHz时钟驱动下，每一个节拍计算两个子信道，8个信道的计算需要用4个节拍来完成，并得到8个复数。这8个复数必须同时进入FFT模块，所以，可在FFT之前设计一组乒乓RAM来接收这8个复数。其中一个RAM以64 MHz的速率存放前面的计算结果，每个节拍接收两个复数，4个节拍接收完8个复数后开始FFT运算，同时换成另一个RAM接收前面的计算结果。等到8个复数都存放好之后，再开始FFT运算，此时又再次换成第一个RAM接收前面的计算结果，并依次循环。根据这样的时序设计，FFT模块的时钟应为16 MHz。FFT运算由IP核完成。经FFT运算后同时可得到8个复数形式的结果，由于复数分成实虚部的表示形式，且实虚部都用32位二进制数表示，因此，8个复数需要16个32位的二进制数表示，也就是芯片上需要16×32=512个引脚，这对于任何芯片都是不可能办到的。为此，应在FFT模块的输出端也设计一个乒乓RAM。其中一个RAM先将8个FFT运算结果存储起来，然后以64 MHz的时钟频率每个节拍向外输出两个复数(即4个32为二进制数)，直到4个节拍全部输出完毕(即8个复数全部输出的频率为16 MHz)，同时另一个RAM以16MHz的时钟频率接收FFT的运算结果。然后将两个RAM的作用交换，再以此循环。
3 结束语
本文详细分析了复信号多相滤波器的无盲区改进算法，并根据推导出的数学模型完成了其FPGA的设计。该设计根据信道数和抽取因子之间的倍数关系，解决了延迟和抽取功能的实现问题，并使用乒乓RAM实现了复信号多相滤波器的多通道流水线输出。
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