嗨奥斯汀,
感谢您的快速回复。
当我说“合成”时,这是我的键盘。
我已经构建了完整的设计到bitfile生成。
我可以将这个文件编程和调试到FPGA中。我要求我的同事在我们的完整设计(包含coregen mig设计)上运行命令行bitgen命令,并且在尝试生成时,他在Linux环境中遇到类似错误
宜必思模型。有问题的错误差分信号在UCF中分配如下:NET“mcb3_dram_dqs”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_udqs”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_dqs_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_udqs_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_ck”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_ck_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUN***的任何其他建议。欢呼!
皮特。
嗨奥斯汀,
感谢您的快速回复。
当我说“合成”时,这是我的键盘。
我已经构建了完整的设计到bitfile生成。
我可以将这个文件编程和调试到FPGA中。我要求我的同事在我们的完整设计(包含coregen mig设计)上运行命令行bitgen命令,并且在尝试生成时,他在Linux环境中遇到类似错误
宜必思模型。有问题的错误差分信号在UCF中分配如下:NET“mcb3_dram_dqs”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_udqs”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_dqs_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_udqs_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_ck”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUNED_50; NET“mcb3_dram_ck_n”IOSTANDARD = DIFF_SSTL15_II |
OUT_TERM = UNTUN***的任何其他建议。欢呼!
皮特。
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