为什么CDCE72010时钟频率增加3/2会导致DAC中产生的正弦波频率降低2/3？

你好，
目前我正在使用带有ML605板和FMC150卡的Virtex 6 DSP开发套件。
在FMC150卡上有DA转换器DAC3283和TI的频率合成器CDCE72010。
在DAC中有一个FIFO，其中输入数据缓冲，FPGA中产生时钟频率。
随后从该缓冲器中读取CDCE中产生的时钟频率。
为了更快地从该缓冲区读写，我增加了CDCE72010中的寄存器设置，使得只有DAC缓冲器的时钟信号输出频率从491.52 MHz变为737.28 MHz。
此外，我还增加了FPGA中用于将数据写入缓冲区的频率，以避免读/写冲突。
在更改寄存器设置之前，我在DAC中生成了10 MHz正弦波。
更改寄存器设置后，我发现正弦频率变为6,66 MHz。
因此，CDCE72010时钟频率增加3/2会导致DAC中产生的正弦波频率降低2/3。
我无法解释这个！
因为我测量了一个清晰的正弦，我认为读/写冲突不存在。
不知怎的，似乎FPGA上的时钟频率改变了2/3因素，尽管我没有发现这可能发生的可能性。
有没有办法检查FPGA上的时钟频率？
或者你知道我的问题的另一种解释？
非常感谢您的帮助！

您能否在FPGA和DAC之间的接口上提供更多详细信息（代码，框图）？
V6 -1 speedgrade中的全局时钟树（ML605上的设备）不支持快速时钟（请参见下面的快照）
stephan_h写道：
你好，
目前我正在使用带有ML605板和FMC150卡的Virtex 6 DSP开发套件。
在FMC150卡上有DA转换器DAC3283和TI的频率合成器CDCE72010。
在DAC中有一个FIFO，其中输入数据缓冲，FPGA中产生时钟频率。
随后从该缓冲器中读取CDCE中产生的时钟频率。
为了更快地从该缓冲区读写，我增加了CDCE72010中的寄存器设置，使得只有DAC缓冲器的时钟信号输出频率从491.52 MHz变为737.28 MHz。
此外，我还增加了FPGA中用于将数据写入缓冲区的频率，以避免读/写冲突。
在更改寄存器设置之前，我在DAC中生成了10 MHz正弦波。
更改寄存器设置后，我发现正弦频率变为6,66 MHz。
因此，CDCE72010时钟频率增加3/2会导致DAC中产生的正弦波频率降低2/3。
我无法解释这个！
因为我测量了一个清晰的正弦，我认为读/写冲突不存在。
不知怎的，似乎FPGA上的时钟频率改变了2/3因素，尽管我没有发现这可能发生的可能性。
有没有办法检查FPGA上的时钟频率？
或者你知道我的问题的另一种解释？
非常感谢您的帮助！
干杯，吉姆

你好，
目前我正在使用带有ML605板和FMC150卡的Virtex 6 DSP开发套件。
在FMC150卡上有DA转换器DAC3283和TI的频率合成器CDCE72010。
在DAC中有一个FIFO，其中输入数据缓冲，FPGA中产生时钟频率。
随后从该缓冲器中读取CDCE中产生的时钟频率。
为了更快地从该缓冲区读写，我增加了CDCE72010中的寄存器设置，使得只有DAC缓冲器的时钟信号输出频率从491.52 MHz变为737.28 MHz。
此外，我还增加了FPGA中用于将数据写入缓冲区的频率，以避免读/写冲突。
在更改寄存器设置之前，我在DAC中生成了10 MHz正弦波。
更改寄存器设置后，我发现正弦频率变为6,66 MHz。
因此，CDCE72010时钟频率增加3/2会导致DAC中产生的正弦波频率降低2/3。
我无法解释这个！
因为我测量了一个清晰的正弦，我认为读/写冲突不存在。
不知怎的，似乎FPGA上的时钟频率改变了2/3因素，尽管我没有发现这可能发生的可能性。
有没有办法检查FPGA上的时钟频率？
或者你知道我的问题的另一种解释？
非常感谢您的帮助！