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[问答]

以低采样率连接KC705和ADC数据出现乱码

我有一个带有RF FMC模块的KC705。它们以RF板122.88 MHz提供的默认采样率工作。
RF板上的ADC / DAC为AFE7225,数据采用2线LVDS。参考固件使用IDELAY,ISERDES和位对齐机将ADC / DAC连接到Kintex 7上的FIFO,然后读/写文件。
当我将采样率降低到10.24 MHz时,数据会出现乱码。
相对于较低采样率的操作,是否存在一些已知的固有问题?
我想IDELAY调整是没有必要的。

回帖(1)

赵雪培

2019-9-19 06:11:50
嗨,
为什么不使用Chipscope来调试这个应该清除问题的问题。
因此,没有用于为IDELAY输入提供时钟的最小时钟。
为了确认您可以查看kintex-7数据表中的特性 - 第29页-http://www.xilinx.com/support/documentation/data_sheets/ds182_Kintex_7_Data_Sheet.pdf
谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。
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