4结论
本文用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编码器及维特比译码器。仿真结果表明,编/译码器的功能正确,达到设计要求。在设计中采用了模块化结构,维特比译码器设计采用了截尾译码算法,节省了存储空间。另外,设计中还较好的解决了译码过程中的支路度量计算、路径量度和译码路径的更新与存储以及译码判决与输出等关键技术问题。
由于卷积码具有相似的结构和特点,所以文中(2,1,3)卷积码编/译码器的设计思路,对其他形式的卷积码编/译码器也是适用的。
4结论
本文用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编码器及维特比译码器。仿真结果表明,编/译码器的功能正确,达到设计要求。在设计中采用了模块化结构,维特比译码器设计采用了截尾译码算法,节省了存储空间。另外,设计中还较好的解决了译码过程中的支路度量计算、路径量度和译码路径的更新与存储以及译码判决与输出等关键技术问题。
由于卷积码具有相似的结构和特点,所以文中(2,1,3)卷积码编/译码器的设计思路,对其他形式的卷积码编/译码器也是适用的。
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