3 16阶FIR的设计及仿真结果
设计一个16阶的15位FIR滤波器。设计语言使用Verilog。设计工具使用Xilinx ISE平台。FIR的输入和系数都为15位有符号数，乘法器的位数为30位，经加法器后得到的滤波器输出为38位有符号数。编写testbench对设计进行逻辑仿真，随机选取16个输入数据。配合前面有量化后的滤波器系数，即可进行行为级仿真。图6中，rst为复位信号，clk为系统时钟信号，din为输入数据，coe为滤波器系数，dout为输出信号，control为输出同步信号。由仿真结果看出最终滤波器的输出结果和预期的结果相一致。同时利用ISE自带的综合器SXT进行综合，器件选用Xilinx公司的3s400pq208—4。综合报告显示，滤波器最大的频率可达到143．328 MHz，达到高速目的。报告显现资源的使用相对较大，没有预期的理想。从RTL威廉希尔官方网站
分析出在CSA构成的加法器树部分在面积上的优化还不够明显，这个问题将在以后的研究中进一步解决。
4 结语
本文以FIR在FPGA中的实现结构为基础，研究了提高乘法器性能的途径，并实现了Booth算法的乘法器，此算法保证高速的前提下，缩小了硬件规模，使得该乘法器的设计适合工程应用及科学计算，在加法器实现上提出了一种结合了CSA加法器和树型结构的新型实现结构。利用以上两部分，成功设计了一个16阶FIR滤波器，并且达到了高速的目的，但在实现面积上还有待优化。
3 16阶FIR的设计及仿真结果
设计一个16阶的15位FIR滤波器。设计语言使用Verilog。设计工具使用Xilinx ISE平台。FIR的输入和系数都为15位有符号数，乘法器的位数为30位，经加法器后得到的滤波器输出为38位有符号数。编写testbench对设计进行逻辑仿真，随机选取16个输入数据。配合前面有量化后的滤波器系数，即可进行行为级仿真。图6中，rst为复位信号，clk为系统时钟信号，din为输入数据，coe为滤波器系数，dout为输出信号，control为输出同步信号。由仿真结果看出最终滤波器的输出结果和预期的结果相一致。同时利用ISE自带的综合器SXT进行综合，器件选用Xilinx公司的3s400pq208—4。综合报告显示，滤波器最大的频率可达到143．328 MHz，达到高速目的。报告显现资源的使用相对较大，没有预期的理想。从RTL威廉希尔官方网站
分析出在CSA构成的加法器树部分在面积上的优化还不够明显，这个问题将在以后的研究中进一步解决。
4 结语
本文以FIR在FPGA中的实现结构为基础，研究了提高乘法器性能的途径，并实现了Booth算法的乘法器，此算法保证高速的前提下，缩小了硬件规模，使得该乘法器的设计适合工程应用及科学计算，在加法器实现上提出了一种结合了CSA加法器和树型结构的新型实现结构。利用以上两部分，成功设计了一个16阶FIR滤波器，并且达到了高速的目的，但在实现面积上还有待优化。
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