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张丽华

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[问答]

是否可以在没有PLL的情况下通过BUFIO2使用SR数据接收

你好,
我将使用Aptina图像传感器,其中27Mhz x 12 = 324 Mhz,SDR 324Mbit / s。
FPGA- Xilinx Spartan 6
所以我需要反序列化因子12:1,数据接收通过LVDS接口和数据方面的时钟。
我需要反序列化这些数据。
如果我将使用SERDES Xilinx logiCoreSelectIO向导。
我需要在SDR模式下设置反序列化因子6:1。
和一条数据线。
并且我会得到比原始时钟(27Mhz)快2倍的并行数据?
我应该使用PLL,还是只使用BUFIO2?
因为我想收到多传感器数据。
是否可以在没有PLL的情况下通过BUFIO2使用SR数据接收,因为Spartan 6 PLL资源有限。
我可以连接多少个传感器(LVDS-D + D-和CLK + CLK-)?
感谢您的时间

回帖(2)

张坤

2020-3-9 09:57:30
谢谢。
为了答案。
27Mhz基于传感器时钟,但LVDS输出为27x12 = 324Mhz
在这个频率传感器中划分像素。
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张坤

2020-3-9 10:15:46
是的,我将PLL用于其他FPGA部件(接口)。
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