为什么timitng模拟没有给出与功能模拟相同的结果

大家都在问为什么timitng模拟没有给出与功能模拟相同的结果
我的设计是在vhdl上使用双倍数据速率。
功能模拟很好，但时间不给它应该的结果。
香港专业教育学院尝试过许多解决方案作为斯巴达6的ODDR，制定时间限制，改变代码风格......但始终存在错误结果的问题
任何帮助？

2020-3-13 07:49:19

您需要提供有关问题的更多详细信息。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

2020-3-13 08:08:50

我已经过滤谷歌不只搜索我的问题是关于我在使用DDR的时序模拟中得到的错误结果

2020-3-13 08:20:44

abdofeki写道：
ive filtred谷歌不只搜索我的问题是关于我在使用DDR的时序模拟中得到的错误结果
您的设计是否符合时序限制？
----------------------------是的，我这样做是为了谋生。

2020-3-13 08:29:45

我提出的时间限制是一个用于clokc域来指定周期和模拟显示错误的结果。
但是当我添加输入或输出时间约束时，PAR会显示有关会议时间限制的警告。
EX：我选择周期为5 ns（此值取自综合支持）。