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编译ABEL文件与提供的.jed文件不完全匹配

好久不好意思!
从未与CPLD合作过。
拥有ME学位的爱好者。
问题:死音频器件。
跟踪它从XC9536的输出引脚上发出的坏数据选通信号。
背景:拥有制造商提供的ABEL和JEDEC文件。
他们不知道我的单位是否有相同的版本。
读取ABEL文件显示三个输入和一个与输出相关的逻辑节点。
所有输入都正常,输出引脚乱码/失真信号。
威廉希尔官方网站 板上的JTAG端口。下载了带有iMPACT的Webpack 4.3,用于处理旧式ABEL文件。
购买了USB平台电缆和一些XC9536芯片。
在WebPack 4.3(或10.1)中编译ABEL文件与提供的.jed文件不完全匹配。
差不多。
攻击计划:
1.读取芯片引入.jed文件与提供的版本进行比较。
2.擦除芯片并尝试使用从坏板载芯片上传的相同文件重新擦除芯片。
如果没有工作,
3.擦除芯片并尝试使用制造商提供的.jed文件。
如果没有工作,
4.擦除芯片并尝试使用4.3生成的.jed文件。
如果没有工作,
5.如果文件看起来很好,则更换芯片并从第2项开始,否则第3项。
问题:
没有或知道这些东西是如何工作的,是否有可能重新燃烧船可能会修复它?
他们会失去编程吗?
如果它说一个坏节点,重新运行稍微不同的.jed文件可能会工作,在内部重新路由逻辑?
我是否可能从糟糕的板载芯片上获得良好的代码?
浪费时间搞乱坏芯片,只需更换并使用mfg的.jed文件?
我讨厌尝试从板上拉出一个大的SMD,如果我没有必须更换它,只做一次。
我还可以将输出引脚重新分配给ABEL文件中未使用的引脚,并尝试使用外部接线进行一些削波引线重新路由,因为坏的引脚旁边有一个未使用的输出引脚。
再次,浪费时间?
建议最受欢迎!
这是一件昂贵的装备,否则不会弄乱它......

回帖(8)

张磊

2020-4-6 14:21:55
祝你好运。
把事情定位到一个引脚做得很好。
你有设备编程的工具吗?
你问过制造商他们是否能卖给你一个程序设计的芯片,
芯片不会丢失程序, 
特别是这些较旧的部件,与新的东西相比,它们非常坚固。
检查芯片上的电源,如果它们很低,可能会导致芯片错过。
如果你想要芯片,不要读它或尝试重新使用它,
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王丽华

2020-4-6 14:38:58
约翰博士:
非常感谢你的回复。
我正在等待USB程序员到达,还有其他东西。
制造商不再支持该设备,因为它是2003年份的葡萄酒,但他们非常友好地提供.abl / .jed文件。
>>芯片不会丢失那些程序,特别是这些较旧的部件,与新的东西相比它们非常坚固。
谢谢,这是我想知道的一件事;
我预计情况就是如此。
电源引脚和输入(和输出)信号都很好。
Pin 19输出上只有坏信号,请参见附件。
我确定这是问题所在。
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王丽华

2020-4-6 14:53:35
再次感谢您的帮助。
毫无疑问,我不知道自己在做什么。
所讨论的引脚的ABEL代码的相关部分如下。
=======================
“输入引脚”cs4bpin 35;“低电平有效DSP片选 - CS4clk25pin 5;”来自CPU的25.17 MHz时钟
“输出引脚”dsack1bpin 19;“低电平有效数据选通应答”
“nodeswait_statenode;
方程式“DSACK1b主动否定
wait_state.clk =!clk25;
!wait_state:=!cs4b;
dsack1b.oe = cs4b&
!wait_state;
dsack1b = 1;
=======================
第一张照片是25 MHz时钟。
第二个是具有方程式的唯一输入引脚的时钟。
剩下的就是我在输入和输出引脚上看到的样本。
从等式可以看出,输出应该基于cs4b输入的状态在时钟信号处选通。
这不正确吗?
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张磊

2020-4-6 15:08:30
如果我让我健康,我很害怕。
这个威廉希尔官方网站 正在做的是在时钟的下降沿从cpu注册芯片选择。 
当芯片结构高且注册芯片选择低时,输出使能有效。
即它在芯片选择的上升沿产生一个时钟脉冲,一个25.17 MHz宽的时钟(abotu 40 ns)
这是关于我在fith情节中看到的内容。
它是一个输出使能,因此输出被驱动为零,并且有某种上拉可以再次将信号拉回来。
我给信号90%的机会是正确的。
抱歉。
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