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Xilinx核心生成器生成的AsynFifo遇到问题怎么解决

我在Xilinx核心生成器（vivado 2016.2）生成的AsynFifo（独立时钟块Ram，FIFO生成器版本13.1）上遇到了问题。
设置如下：
输入数据宽度：260
输入数据宽度：520
问题是当使用一个时钟域100Mhz而另一个时钟域是51MHz时，缺少异步FIFO的输出数据。
如果两个时钟域由100Mhz和50Mhz驱动，则没有丢失的数据。
它必须是两个时钟的比例为2：1。
你知道为什么异步FIFO不起作用吗？
async_fifo_260to520_sim_netlist.v 251 KB

回帖（3）

李铃华

2020-5-5 17:58:08

FIFO可能会变满，当FIFO实际为空时，您仍然可以写入数据或读取数据。
您需要在读/写操作上监视FIFO标志信号
谢谢和RegardsBalkrishan -----------------------------------------------
---------------------------------------------请将帖子标记为
一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。

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石俊梅

2020-5-5 18:05:33

你好@ rndso
你在模拟或硬件中看到这个吗？
你能分享一下波形来证明这个问题吗？
谢谢，迪皮卡.----------------------------------------------
---------------------------------------------- Google之前的问题
张贴。
如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。
如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星）

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肖青

2020-5-5 18:18:09

使用modelsim编译xilinx库的序列顺序引起的ASYNC FIFO问题。
改变顺序，问题已经解决了。
谢谢！

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