Vivado 2015.4管道阶段时间差距大的原因？

你好
我有两个用VHDL编写的RTL处理器完全相同。
第一个是三个管道阶段，它按如下划分：IF => ID => EX-WB（表示instr获取解码执行和写回）
第二个是四个流水线级，按如下划分：IF => ID => EX => WB。
在vivado上合成4个管道阶段大约需要3分钟，并生成需要4,585个LUT的布局（查找表）
在vivado上合成3管道阶段大约需要30分钟，并生成需要38,886个LUT的布局。
任何人都可以解释为什么会有这么大的差异，vivado如何以这种方式优化一个，另一个以完全不同的方式
谢谢