我使用Vivado Doc的BRAM模板开发了我的项目，如下所示
//单端口Block RAM写入优先模式（推荐模板）
//文件：rams_sp_wf.v
模块rams_sp_wf（clk，we，en，addr，di，dout）;
输入clk;
输入我们;
输入en;
输入[9：0] addr;
输入[15：0] di;
输出[15：0] dout;
reg [15：0] RAM [1023：0];
reg [15：0] dout;
永远@（posedge clk）
开始
if（en）
开始
要是我们）
开始
RAM [地址]
但是在合成之后，它仍然是零BRAM，它有许多未连接的电线。
我从
https://www.xilinx.com/support/answers/54778.html下载了示例项目
我得到了同样的结果...... 0 BRAM。
这很奇怪也很有趣，没有示例代码可以推断出BRAM ....
附件是示例项目。
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