PHY（Tx和Rx）和Gen2 2通道延迟的延迟那里可以找到？

通过向核心发送1DW MemRd数据包，可以在模拟中测量PIPE核心的延迟。
您可以在RXDATA [7：0]上找到数据包的SOF，然后在trn_rd [31：0]上显示。
RXDATA [7：0]上的SOF为“0xFB”，RXDATAK = 1表示控制字符。
该方法类似于核心的TX侧。
注意：核心延迟可能会因使用宽松排序，流量控制状态或链路/电源状态转换等因素而发生变化。
此处的延迟测量假设任何时候只有1个TLP正在播放，并且核心处于活动链路和电源状态。
因此，这些延迟数被认为是“理想情况”。
PIPE内核仅在一种模式下运行：x1通道，客户端接口（trn_clk）频率为62.5 MHz，PIPE接口频率为250 MHz。
所有时间都是从核心的8位PIPE接口上的SOF（参见上面的描述）到客户端“TRN”接口（“trn_tsof_n”或“trn_rsof_n”）上的SOF，反之亦然。
1DW MRd（RX）= 398 ns 1DW CplD（TX）= 340 ns将两者合计为下游MRd的总时间（738 ns），以使端点返回CplD（这不包括所花费的时间
用户设计处理MRd并生成结果TX CplD）。
谢谢和RegardsBalkrishan -----------------------------------------------
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通过向核心发送1DW MemRd数据包，可以在模拟中测量PIPE核心的延迟。
您可以在RXDATA [7：0]上找到数据包的SOF，然后在trn_rd [31：0]上显示。
RXDATA [7：0]上的SOF为“0xFB”，RXDATAK = 1表示控制字符。
该方法类似于核心的TX侧。
注意：核心延迟可能会因使用宽松排序，流量控制状态或链路/电源状态转换等因素而发生变化。
此处的延迟测量假设任何时候只有1个TLP正在播放，并且核心处于活动链路和电源状态。
因此，这些延迟数被认为是“理想情况”。
PIPE内核仅在一种模式下运行：x1通道，客户端接口（trn_clk）频率为62.5 MHz，PIPE接口频率为250 MHz。
所有时间都是从核心的8位PIPE接口上的SOF（参见上面的描述）到客户端“TRN”接口（“trn_tsof_n”或“trn_rsof_n”）上的SOF，反之亦然。
1DW MRd（RX）= 398 ns 1DW CplD（TX）= 340 ns将两者合计为下游MRd的总时间（738 ns），以使端点返回CplD（这不包括所花费的时间
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嗨，Balkrishan，
非常感谢您的信息！
这是否包括Tx / Rx收发器延迟？
问候，
巧儿