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王健

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14.3中的compile_simlib错误的解决办法?

compile_simlib -simulator ncsim在'/user/nak/work/pcie_gen3/axi_bridge/managed_ip_project/managed_ip_project.cache/compile_simlib'中'ies'的编译库
库verilog.secureip:verilog.axi_bfm将不会被编译,因为预编译的库信息是最新的。
库verilog.secureip将不会被编译,因为预编译的库信息是最新的.compile_simlib [verilog.secureip]:0个错误,0个警告,25.00%完成
库vhdl.unisim将被编译,因为预编译的库信息是陈旧的.-->编译'vhdl.unisim'库...> Source Library ='/ vl / edatools / extern / Xilinx / Vivado / 2014 / data / vhdl /
src / unisims'>编译路径='/user/nak/work/pcie_gen3/axi_bridge/managed_ip_project/managed_ip_project.cache/compile_simlib/unisim'>日志文件='/ user / nak / work / pcie_gen3 / axi_bridge / managed_ip_project / managed_ip_project。
缓存/ compile_simlib /跃/ .cxl.vhdl.unisim.unisim.lin64.log”
库vhdl.unisim:vhdl.unimacro将被编译,因为预编译的库信息是陈旧的.-->编译'vhdl.unisim:vhdl.unimacro'库...> Source Library ='/ vl / edatools / extern / Xilinx /
Vivado / 2014.3 / data / vhdl / src / unimacro'>编译路径='/user/nak/work/pcie_gen3/axi_bridge/managed_ip_project/managed_ip_project.cache/compile_simlib/unimacro'>日志文件='/ user / nak / work /
pcie_gen3 / axi_bridge / managed_ip_project / managed_ip_project.cache / compile_simlib / unimacro / .cxl.vhdl.unimacro.unimacro.lin64.log'compile_simlib [vhdl.unisim:vhdl.unimacro]:1个错误,0个警告
信息:请参阅日志文件compile_simlib.log中'BEGIN_COMPILAtiON_MESSAGES(ies:vhdl:unimacro)'和'END_COMPILATION_MESSAGES(ies:vhdl:unimacro)'之间的消息,以获取编译错误的详细信息。
库vhdl.unisim:vhdl.unifast将被编译,因为预编译的库信息是陈旧的.-->编译'vhdl.unisim:vhdl.unifast'库...> Source Library ='/ vl / edatools / extern / Xilinx /
Vivado / 2014.3 / data / vhdl / src / unifast'> Compiled Path ='/ user / nak / work / pci_gen3 / xaxi_bridge / managed_ip_project / admin_ip_project.cache / compile_simlib / unifast'> Log File ='/ user / nak / work /
pcie_gen3 / axi_bridge / managed_ip_project / managed_ip_project.cache / compile_simlib / unifast / .cxl.vhdl.unifast.unifast.lin64.log'compile_simlib [vhdl.unisim:vhdl.unifast]:1个错误,0个警告
信息:请参阅日志文件compile_simlib.log中'BEGIN_COMPILATION_MESSAGES(ies:vhdl:unifast)'和'END_COMPILATION_MESSAGES(ies:vhdl:unifast)'之间的消息,以获取编译错误的详细信息。
compile_simlib [vhdl.unisim]:3个错误,0个警告,50.00%完成
有关编译错误的详细信息,请参阅日志文件compile_simlib.log中'BEGIN_COMPILATION_MESSAGES(ies:vhdl:unisim)'和'END_COMPILATION_MESSAGES(ies:vhdl:unisim)'之间的消息。
库verilog.unisim:verilog.unimacro将不会被编译,因为预编译的库信息是最新的。
库verilog.unisim:verilog.unifast将不会被编译,因为预编译的库信息是最新的。
库verilog.unisim将不会被编译,因为预编译的库信息是最新的.compile_simlib [verilog.unisim]:0个错误,0个警告,75.00%完成
库verilog.simprim将不会被编译,因为预编译的库信息是最新的.compile_simlib [verilog.simprim]:0个错误,0个警告,100.00%完成
将设置文件'cds.lib'复制到'/user/nak/work/pcie_gen3/axi_bridge/managed_ip_project/managed_ip_project.cache/compile_simlib/cds.lib'...
**************************************************
*****************************************汇编摘要** *
*使用的模拟器:ies **编译日期:2014年10月29日星期三16:43:35 ** *****************************
**************************************************
*****************图书馆|
郎|
映射名称|
呃#(s)|
警告#(s)** -------------------------------------------
------------------------------------------------- *
* unisim |
vhdl |
unisim |
3 |
0 ** -----------------------------------------------
--------------------------------------------- ** unimacro |
vhdl |
unimacro |
1 |
0 ** -----------------------------------------------
--------------------------------------------- ** unifast |
vhdl |
unifast |
1 |
0 ** -----------------------------------------------
--------------------------------------------- *
错误:[Vivado 12-3591] compile_simlib无法为具有5个错误的ies编译.ERROR:[Common 17-39]'compile_simlib'由于先前的错误而失败。
并且日志文件说:
ncvhdl(64):12.20-s016:(c)版权所有1995-2013 Cadence Design Systems,Inc.ncvhdl_p:* F,NOLSTD:逻辑库名称STD必须映射到设计库[11.2]。
如何解决这个问题呢?

回帖(7)

张晶晶

2020-7-27 10:50:36
这看起来像版本不匹配问题.Vivado 2014.3支持IES 13.20.005及以上版本。请检查兼容性,谢谢,Yash
在原帖中查看解决方案
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张晶晶

2020-7-27 10:59:12
这看起来像版本不匹配问题.Vivado 2014.3支持IES 13.20.005及以上版本。请检查兼容性,谢谢,Yash
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王官君

2020-7-27 11:18:54
当我将INCISIV的版本更新到14.1并重新启动vivado 14.3的gui窗口时,使用相同的命令,然后显示以下信息:
compile_simlib -simulator ies -directory / user / nak / work / compxlib / ERROR:[Vivado 12-3754]无法找到'ies'模拟器可执行文件。
确保设置'ies'安装环境并重试此命令以编译此模拟器的库。
有关工具设置的更多信息,请参阅'ies'用户指南。忽略'ies'的库编译.ERROR:[Common 17-39]'compile_simlib'由于早期错误而失败。
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王官君

2020-7-27 11:29:47
我给出了错误的INCISIV PATCH号码。
现在解决了。
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