想用16Mhz输入时钟的vivado套装中的“时钟向导”IP核生成设计？

你好
检查以下链接
http://forums.xilinx.com/t5/Zynq-All-Programmable-SoC/Generating-a-1-92-MHz-clock-using-the-CLKOUT4-CASCADE-atribute/m-p/536563#M4232
问候，萨蒂什-----------------------------------------------
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嗨萨蒂什，
谢谢您的回复。
我已检查该解决方案并执行与该链接中所述相同的更改。
但它没有用..
你知道什么是错的吗？

你好，我们又见面了，
我们在ISE PlanAhead上做了相同的设置，它的工作正常！
Vivado有什么不对吗???
我们的设计是在Vivado，我们需要在Vivado中解决这个问题。
有没有人在Vivado看到这个问题？
我很感激你的答案:)

你好
看起来向导不允许级联选项正常工作。
你是否直接尝试了原始实例化，仍然无法在vivado中获得输出。
问候，萨蒂什-----------------------------------------------
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