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嗨,
我试图在Zynq 7015中使用GTX来制作一个简单的传输仅使用8B10B编码的serdes。 我有Vivado 2014.4,我在PicoZed SOM上测试。 我有一个200Mhz LVDS信号用于参考时钟,另一个200Mhz LVDS用于SYS CLOCK。 我使用GTwizard来制作服务器并且只启用了1个tx通道。 但是它不起作用,没有gt0_usrclk_out。 问题是我需要什么信号来制作GTX功能,我不想做任何眼图等。 以下是我的联系方式: - //使用GT serdes的SERDES和8b10b编码器阻止gtwizard_0 serdes_i(.soft_reset_in(1'b0),. dont_reset_on_data_error_in(1'b1),. sysclk_in_n(REF_N),. sysclk_in_p(REF_P),. q0_clk0_gtrefclk_pad_p_in(GT_REF_P),. q0_clk0_gtrefclk_pad_n_in (GT_REF_N),. gt0_gtptxp_out(MODULE_TD_P),. gt0_gtptxn_out(MODULE_TD_N),。gt0_data_valid_in(1'b1),//始终有效.gt0_txcharisk_in({hot_txct,hot_txct_del}),//控制代码或数据.gt0_txdata_in({hot_data, hot_data_del}),//数据.gt0_pll0lock_out(pll0lock),//锁定.DRP_CLK_O(pll0ref),//参考时钟.gt0_txusrclk_out(tx_clock)//半链接时钟); //使用MDM plot_clock plot_i(.reset(bus_rst),. clk_in1(tx_clock),. clk_out1(link_clock))从serdes TX时钟制作绘图时钟; 我希望链接时钟是txusrclk的两倍,因为GTX一次使用两个字节。 但是link_clock是静态的,DRP_CLK_O是200Mhz,gt0_pll0lock_out是16Khz的方波。 系统似乎一直在重置! 戴夫 |
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8个回答
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gt0_rxdisperr,gt0_rxnotintable表示链路故障。
您对添加定时器的理解也有助于检查数据的有效性。对DRP时钟的限制不受外部晶振的限制。 可以使用FPGA内部的任何时钟源。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
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你是如何测试TX设计的?
你怎么确认它有效? -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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请生成GT向导示例设计,您可以在IP实例级别找到每个端口的建议连接。
-------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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我生成了示例设计,但它仍然无法正常工作。
首先是一个问题,GTX需要两个时钟,一个用于串行TX / RX的参考时钟,然后是一个用于DRP的第二个时钟。 在我的情况下,两个时钟都是由具有LVDS输出的cyrstals提供的200Mhz,向导允许您设置GT参考时钟而不是DRP时钟的频率。 但是我发现参考设计有参数,就像这样 模块gt_single_exdes#(参数EXAMPLE_CONFIG_INDEPENDENT_LANES = 1,//用于帧根构造和检查参数EXAMPLE_LANE_WITH_START_CHAR = 0,//指定与唯一的起始帧炭参数EXAMPLE_WORDS_IN_BRAM = 512车道,//指定BRAM参数EXAMPLE_SIM_GTRESET_SPEEDUP数据量=“FALSE” ,//用于GT SecureIP模型参数的模拟设置EXAMPLE_USE_CHIPSCOPE = 1,//设置为1以使用Chipscope驱动器重置参数STABLE_CLOCK_PERIOD = 5 ) 我将STABLE_CLOCK_PERIOD设置为5(nsecat 200Mhz)。 使用chipcope进行调试我发现TX端没有完成复位。 国家机器在 模块gt_single_TX_STARTUP_FSM 只到达州 RELEASE_MMCM_RESET = 4'b0101, 在等待MMCM锁定的情况下,锁定失败并重新启动初始化。 关于什么是错的任何想法? 200Mhz是否比DRP时钟快得多? 问候 戴夫 |
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到目前为止,我有GT收发器同时工作TX和RX,我将高速数据环回/放出光纤模块。
我用简单的8B10B编码/解码用逗号进行同步 我有两个问题 - 如果我断开链接,所以没有RX信号,我会从RX部分中获取垃圾,gt0_rxdisperr_ou脉冲,gt0_rxnotintable_out也是如此。 我怎么知道链接失败了? 如果一段时间后没有错误,我是否必须运行计时器并说数据有效? - 对于DRP时钟,这必须来自外部cyrstal还是我可以使用任何时钟,例如我用于AXI总线的100Mhz? 谢谢 戴夫 |
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很抱歉跳到中间并且一丝不苟但是7015有GTP而不是GTX,它们是不同的(如果有人会通过william hill官网
搜索信息)。
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gt0_rxdisperr,gt0_rxnotintable表示链路故障。
您对添加定时器的理解也有助于检查数据的有效性。对DRP时钟的限制不受外部晶振的限制。 可以使用FPGA内部的任何时钟源。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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首先,我知道他们现在是GTP,真的名字在Serdes世代之间令人困惑,但感谢你指出它。
其次,如果DTP时钟可以是频率范围内的任何内部时钟那么大。 看起来很多开发板都有两个时钟源,因为它们可能只有一个专用的“serdes”时钟,然后是一个通用时钟用于其余的设计。 我将线程标记为已解决,因为我现在有serdes功能,感谢回复。 戴夫 |
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只有小组成员才能发言,加入小组>>
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