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只是提到TX被Digilent错误地认为是输入而RX是FPGA的输出。
解： 重命名约束如下： ## UARTset_property -dict {PACKAGE_PIN AA19 IOSTANDARD LVCMOS33} [get_ports {TXD}]; ＃IO_L15P_T2_DQS_RDWR_B_14 Sch = uart_rx_out＃uart_rx_out是TX传输向外=输出DIGILENT ERRORset_property -dict {PACKAGE_PIN V18 IOSTANDARD LVCMOS33} [get_ports {RXD}]; ＃IO_L14P_T2_SRCC_14 Sch = uart_tx_in＃uart_tx_in是RX接收内向=输入DIGILENT ERROR 感谢大家的惊人帮助 
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嗨，
感谢您分享的信息。 问候 普利文 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- |
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@ p94100687可以与此类似。
https://www.xilinx.com/support/answers/64569.html -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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