如何设计处理器？

我喜欢使用verilog，vivado2017.1设计处理器（MIPS32），设备是Virtex7 vc707。
我已经使用BRAM作为主存储器（.coe文件的init指令）在FPGA（Virtex7 vc707）上进行了仿真和实现。
它的简单CPU有：2个端口（指令地址和指令数据）3个端口（mem地址，mem数据输入，mem dataout），...
但现在我想使用SRAM DDR3作为主存储器。
这是我的解决方案：
- 将我的CPU打包到IP。
- 使用MIG IP创建内存控制器以连接DDR SDRAMport。
- 接口2块BYaxi4-lite接口（cpuis axi master）。
现在我可以看到一些问题：我的
- 我的cpurun频繁66MHz，axiinterface运行可能200MHz
- 如何在内存中写入指令。
- .....
你能给我任何建议，例子或参考文件吗？
谢谢。