基于 DDS 原理，应用 FPGA 开发 信号发生器

//------个人见解，若错勿喷
1.问题描述有误，DDS常用指标没有采样率一说。
2.DDS原理及应用参考

3.单纯从采样角度来讲，使用500MHz Sa/S观察100MHz的信号，确实会存在失真。所以现在常用示波器采样率都在1GHz Sa/S以上。

围观中，有人能解答吗

看下第一个链接，里面有一段话：
DDS 系统的核心是相位累加器，它由一个N 位累加器与N 位相位寄存器构成。时钟脉冲每触发一次， 累加器便将频率控制数据与相位寄存器输出的累加相位数据相加， 然后把相加后的结果送至相位寄存器的数据输入端。
相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端， 以使加法器在下一个时钟的作用下继续与频率控制数据相加。
这样，相位累加器在参考时钟的作用下将进行线性相位累加， 当相位累加器累加满时， 就会产生一次溢出， 以完成一个周期性的动作， 这个周期就是DDS 合成信号的一个频率周期，相位累加器的溢出频率就是DDS 输出的信号频率。