为何要隔离LVDS？

　　对处于恶劣环境中的外部接口需要予以电流隔离，以增强安全性、功能性或是抗扰能力。这包括工业测量和控制所用数据采集模块当中的模拟前端，以及处理节点之间的数字接口。
　　在过去，最多数Mb的带宽对转换器接口或工业背板就足够了，所以使用光耦合器便能对串行外设接口（SPI）或RS-485之类的协议进行隔离。数字隔离器改善了此类隔离接口的安全性、性能和可靠性，并且提供集成式隔离和I/O。然而，工业4.0和物联网 （IoT）这类趋势要求以更高的速度与精度进行更为普及的测量与控制，因而越来越需要更大的带宽。
　　电流隔离的需求也随之激增，因为有更多与物理域进行的数字互动需要避免电机和电力系统、操作员、静电放电、以及诸如雷击所造成的浪涌等外部因素所带来的影响。精密测量可能也需要与噪声源（像是更为局部的微型电力威廉希尔官方网站 和高速数字处理等）隔离。
　　低压差分信号传输（LVDS）是一种在更高性能转换器和高带宽 FPGA或ASIC I/O中常用的高速接口。差分信号传输对于外部电磁干扰（EMI）具有很强的抑制能力（因为反相与同相信号之间的互相耦合所致），同时也相应地可以将任何因为LVDS信号传输所造成的EMI最小化。在LVDS接口上增加隔离是一种透明解决方案，可以将其插入高速和精密测量以及控制应用的现有信号链当中。

　　今天存在哪些选择？
　　对于转换器和处理器接口的电流隔离，标准的数字隔离器仍然比光耦合器具有更快，更强大，更可靠的解决方案。但是，支持高速或精密转换器的典型LVDS数据速率为数百Mb，而最快的标准数字隔离器则支持高达150 Mbps。
　　为了支持更高带宽的隔离，系统设计人员（到现在为止）已转向定制设计密集型解决方案，例如使用变压器或电容器的反序列化或离散解决方案。这些增加了成本和设计时间，反序列化甚至可能仅需要针对该功能的额外简单FPGA。变压器和电容器需要对LVDS信号进行仔细的信号调理，从而导致需要交流平衡编码的特定于应用和数据速率的解决方案。进一步的解决方案是使用光纤通信链路，但是由于成本和增加的复杂性，它更适合于千兆位的要求。高速隔离的选择范围如图1所示，其价值主张（取决于设计的难易程度和成本）与实现的最大速度相对应。
　　
　　图1.隔离器实现的价值主张与隔离器速度的关系
　　与此相反，如图2，ADI公司引入了家庭投递LVDS隔离器：ADN4650 / ADN4651 / ADN4652，使用我耦合器®增强的技术，最高可运行600 Mbps。除了符合TIA / EIA-644-A LVDS的I / O，完整的隔离器信号链也是完全差分的，从而实现了高抗扰度和低排放解决方案。提供了两个隔离的LVDS通道，一个发送和一个接收（ADN4651，反之亦然，对于ADN4652）或两个发送或接收（ADN4650）。内部高速威廉希尔官方网站 工作在2.5 V电压下，在工业系统中可能不会作为电源轨使用，因此提供了内部低压降稳压器（LDO）（如图3所示）以允许单个宽体SOIC解决方案，即使使用3.3 V电源供电也是如此。
　　
　　图2. ADN4651 600 Mbps LVDS隔离器框图。
　　
　　图3. ADN4651的眼图和直方图。
　　这些新型LVDS隔离器是否是嵌入式解决方案？
　　为了确保可以将这些LVDS隔离器插入转换器到处理器的接口，或者以高达600 Mbps的速度运行的处理器内链路，ADN465x系列具有精确的时序和超低的抖动。这很重要，因为在600 Mbps时，单位间隔（UI，例如位时间）仅为1.6 ns，因此边缘上的任何抖动都必须仍留有足够的时间让接收组件采样该位。假设误码率为1×10 -12，ADN465x的典型总抖动为70 ps，或者在600 Mbps时《5％UI 。

　　如何量化抖动
　　观察抖动的最基本方法是使用差分探头测量LVDS信号对，并在上升沿和下降沿均触发，并将示波器设置为无限余辉。这意味着高到低和低到高的过渡被叠加，从而可以测量交叉点。分频器的宽度对应于到目前为止测得的峰峰值抖动或时间间隔误差（TIE）（比较图3所示的眼图和直方图）。有些抖动是由随机源引起的（例如热噪声），这种随机抖动（RJ）意味着示波器上看到的峰峰值抖动受到运行时间的限制；直方图的尾巴将随着运行时间的增加而增加。
　　相比之下，确定性抖动（DJ）的源是有界的，例如由于脉冲偏斜引起的抖动，与数据速率有关的抖动（DDJ）和符号间干扰（ISI）。由于高到低和低到高传播延迟之间的差异而产生脉冲偏斜。这可以通过偏移分频来观察，以便在0 V时，两个边缘分开（通过图3的直方图中的分离很容易看出）。DDJ是由整个工作频率上的传播延迟差异引起的，而ISI是由于先前的过渡频率对当前过渡的影响而引起的（边沿时序通常在1 sec或0 sec序列与1010模式之后会有所不同）。
　　为了完全估计给定误码率（TJ @ BER）的总抖动，可以基于对测量的TIE分布的模型拟合来计算RJ和DJ。一种这样的模型是对偶Dirac模型，该模型假设高斯随机分布与对偶Dirac delta函数（两个Dirac delta函数之间的间隔对应于确定性抖动）卷积。对于具有明显确定性抖动的TIE分布，分布将在视觉上近似该模型。一种复杂情况是，某些确定性抖动可能会影响高斯分量，这意味着双重Dirac可能会低估确定性抖动，而会高估随机抖动。但是，对于给定的误码率，两者的结合仍将允许准确估计总抖动。
　　RJ从建模的高斯分布中指定为一个1σrms值，这意味着可以推断出更长的运行长度（低BER），人们只需选择适当的多个σ即可沿着分布的尾部移动足够远（14σ对应1×10 -12位错误）。然后添加DJ以提供TJ @ BER估计。对于信号链中的多个元素，可以将RJ值进行几何求和，而将DJ值进行代数求和，而不是添加多个TJ值（过高估计抖动），从而对整个信号链进行更合理的TJ @ BER估算。
　　RJ，DJ和TJ @ BER均分别为ADN4651指定，并基于对多个单元的统计分析为每个值提供最大值，以确保在电源，温度和工艺范围内具有这些抖动值。

　　不同的LVDS接口如何依靠精确的数据转换？
　　典型的接收器可以忍受10％或20％的UI抖动，因此，例如，将外部LVDS端口与ADN465x隔离，可以通过PLC和I / O模块之间的电缆安全地扩展工业背板。最大电缆距离将取决于允许的数据速率，电缆结构和连接器类型，但是在使用较低的数据速率（例如使用高速连接器和适当的屏蔽双绞线电缆时为200 Mbps）时，可能会使用几米长的电缆。
　　模数转换器（ADC）接口通常利用LVDS进行源同步数据传输。这意味着LVDS时钟与其他LVDS通道上的一个或多个数据位流并行发送。ADN4650的通道间偏斜低，分别≤300ps和≤500ps，有助于实现这一点。这些偏斜值指定了跨多个通道的从高到低（或从低到高）传播延迟之间的最大差异，从统计上保证了所有ADN4650器件在电源，温度和过程中的传播延迟。≤100ps的低脉冲偏斜允许在时钟的上升沿和下降沿对数据进行时钟同步以实现双倍数据速率（DDR）时被时钟同步，这是某些转换器用来增加输出带宽的。
　　为了成功地完全隔离使用外部时钟源的模拟前端，例如，一组时钟同步的多个数据采集通道，可能需要隔离ADC采样时钟。这对任何隔离器都是一个挑战，因为时钟上的任何抖动都会直接增加孔径抖动，从而降低测量质量。与时钟源一样，用于时钟分配的LVDS信号链组件（如扇出缓冲器）通常会将这种抖动指定为加性相位抖动。这意味着将输入时钟的相位噪声与输出时钟的相位噪声进行比较，并且在相关的频率范围（通常为12 kHz到20 MHz）之间积分积分之差。ADN465x系列实质上是具有集成隔离功能的LVDS缓冲器，因此，相同的观点对于分析对ADC采样的影响很有用。使用ADN465x时，通过确保典型的附加相位抖动仅为376 fs，即使添加电隔离，也可以保持原始测量质量，尤其是添加隔离可以消除处理器侧数字威廉希尔官方网站 的噪声时。
　　在参考威廉希尔官方网站 CN-0388中使用18位，5 MSPS SAR ADC AD7960验证了600 Mbps的无错误传输，同步到300 MHz时钟以及隔离采样时钟时的完整ADC性能和分辨率。如图4所示。现有的ADC评估平台使用插入器透明隔离模拟前端，从而将ADC威廉希尔官方网站 板与高速SDP-H1评估平台隔离。该软件未更改，使用精密模拟源评估数据手册规格可确保与非隔离平台具有相同的性能。
　　
　　图4. AD7960和SDP-H1的ADN4651隔离威廉希尔官方网站 。