FIFO与CPLD的接口设计
ATERA公司的可编程逻辑器件支持多种I/O电平标准,包括3.3 V,2.5 V和1.8 v的LVTTL和LVCMOS电平。由于FIFO必须是5 V供电,所以CPLD将数据从FIFo读人内部存储器时,需要经过一个电平转换芯片。系统选用了SN74LVCl6245A具有三态输出的16位总线收发器,它支持8/16位数据的双向传输。
在FIFO与CPLD数据通信接口设计中,CPLD主要输出控制时序到IDT7202的复位、写和读端口,实现A/D转换数据到FIFO的存储,并将数据从FIFO读入CPLD的内部存储器。一旦CPLD检测到两个AD976的“BUSY”信号都为高电平,且延时满足,CPLD就使FIFO的写信号“W”输出为低电平,允许向FIFlO中写入数据。同时检测FIFO的满标志信号FF。若该信号为低,则说明FIFO已经写满,此时,CPLD输出读时序给该FIFO,向FIFO中读数据,同时检测FIFO的空标志信号EF,若该信号为低,则说明FIFO中数据已经读空,不允许读数据,除非再有数据写入后。本系统中采用两片IDT7202,它们的复位、写和读端口分别联在一起,数据同时读写。数据DO~D8从第一片输出,D9~D15从第二片输出,D16,D17空的两位数据接地。DO~D1为64路开关量数据,64路开关量数据由8片8D锁存器74LS373锁存直接送至CPLD,开关量采样时序、路数判别由CPLD来实现。
IDT7202的异步读写操作时序如图2所示,各参数说明见表1。
FIFO与CPLD的接口设计
ATERA公司的可编程逻辑器件支持多种I/O电平标准,包括3.3 V,2.5 V和1.8 v的LVTTL和LVCMOS电平。由于FIFO必须是5 V供电,所以CPLD将数据从FIFo读人内部存储器时,需要经过一个电平转换芯片。系统选用了SN74LVCl6245A具有三态输出的16位总线收发器,它支持8/16位数据的双向传输。
在FIFO与CPLD数据通信接口设计中,CPLD主要输出控制时序到IDT7202的复位、写和读端口,实现A/D转换数据到FIFO的存储,并将数据从FIFO读入CPLD的内部存储器。一旦CPLD检测到两个AD976的“BUSY”信号都为高电平,且延时满足,CPLD就使FIFO的写信号“W”输出为低电平,允许向FIFlO中写入数据。同时检测FIFO的满标志信号FF。若该信号为低,则说明FIFO已经写满,此时,CPLD输出读时序给该FIFO,向FIFO中读数据,同时检测FIFO的空标志信号EF,若该信号为低,则说明FIFO中数据已经读空,不允许读数据,除非再有数据写入后。本系统中采用两片IDT7202,它们的复位、写和读端口分别联在一起,数据同时读写。数据DO~D8从第一片输出,D9~D15从第二片输出,D16,D17空的两位数据接地。DO~D1为64路开关量数据,64路开关量数据由8片8D锁存器74LS373锁存直接送至CPLD,开关量采样时序、路数判别由CPLD来实现。
IDT7202的异步读写操作时序如图2所示,各参数说明见表1。
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