时钟相噪对ADC性能的影响是什么？

时钟相噪对ADC性能的影响是什么？
锁相环的基本原理和相噪优化方式

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袁钧质

2021-4-7 16:42:44

本文根据光纤接入数字中频系统的时钟使用情况，分析了时钟抖动对ADC和锁相环性能影响的原理，讲述了锁相环的基本原理和相噪优化方式，最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。

时钟相噪对ADC性能的影响分析

一款设计好的高速ADC，它的SNR基本是确定。到底需要多小的抖动才能够满足系统的ADC的需求呢?如图1所示。不同输入频率，在不同抖动水平下，可以达到不同的最大SNR水平。举例，当输入频率为200MHz，系统时钟抖动为200fs水平时候，可以达到SNR水平就是72dB(如图1虚线和绿色线交叉点)。

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时钟抖动对光纤接入数字中频系统的影响分析.pdf(561.34 KB)2012-5-3 15:56 上传

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王燕

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