用CPLD设计所构成的CPI接口系统具有简洁、可靠等优点，是一种行之有效的设计途径。很多技术杂志和网站上，都有不少用CPLD设计PCI常规传输系统的文章。但用这些方法在MzxPlusII、Fundition等环境下进行模拟仿真时，其产生的时序往往与PCI规范有很大出入。虽然 Altera 等公司推出PCI核可以直接使用，但这样的内核占用CPLD资源较多，且能适配的器件种类少，同时价格也高，在实际设计应用中有很大的局限性。因此，使用通用型CPLD器件设计简易型PCI接口有很大的现实意义。在Compact接口的CPLD设计中，笔者根据PCI总线传输时序来进行状态机构造，并使用 VHDL语言进行功能模拟和定时分析，从而达到了预期目的。用该方法设计的CPLD-PCI接口既可支持PCI常规传输，也可支持PCI猝发传输，而且在系统编程和下载器件方面，效果也都很好。
1 典型的CPLD-PCI接口模型简介
用CPLD作PCI接口所构成的系统模型如图1所示。这里，CPLD/FPGA用于完成PCI主/从传输时序的逻辑构成与变换，并对双口RAM进行适当操作。在整个系统的设计中，CPLD常常使用PCI总线的33MHz时钟，双口RAM常常选用高速器件来简化PCI传输的逻辑设计。
2 PCI总线传输时序分析
PCI总线传输至少需要40多条信号线，包括数据/地址线、接口控制线、仲裁、总线命令及系统线等。每次数据传输均由一个地址脉冲和一个或几个数据脉冲组成。一次传输一个地址和一个数据的称为常规传输;一次传输一个地址和一批数据的称为猝发传输。常用的控制信号有：帧同步信号FRAME、主设备准备好信号 IRDY、从设备准备好信号TRDY、从设备选通信号DEVSEL、命令/字节信号C/BE等。图2 和图3分别给出了PCI单数据段和猝发操作时的读写时序。
分析PCI总线的传输时序，可以看出，PCI总线传输有以下几个显著特点：
（1）每次数据传输时首先传出地址和命令字，从设备一般可从地址中确定是不是对本机的访问，并确定访问的首地址;而从设备则从命令字中识别该访问是读操作还是写操作;
（2）读写访问只有在信号IRDY、TRDY、DEVSEL都为低状态时才能进行;
（3）猝发传输通常需要通过逻辑来实现地址的自动递加;
（4）主从设备中任一方没有准备好，操作中都需要能够引起等待状态插入的活动;
（5）系统通常在帧同步信号FRAME的下降沿诱发数据传输，而在上升沿指明只有一个数据或只剩下一个数据;
（6）读操作比写操作多一个中间准备过程。
3 基于CPLD的状态机设计
3.1 状态机的构造
根据对上述时序图的分析，完成一个简易PCI总线传输需要设计六个状态：S0～S5，其中状态S0标识PCI总线空闲时期;状态S1标识地址与总线命令识别阶段;状态S2标识读操作入口的准备阶段;状态S3标识读/写访问周期;状态S4标识最后一个数据传输阶段;状态S5标识操作中的等待时期。
3.2 状态功能的确定
各状态所应执行的功能如下：
状态S0～S2用于对PCI总线置高信号TRDY和DEVSEL;对双口RAM则置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。此外，在S1态还应依据地址信号来确定是不是对本机的选择，并识别是不是读或写操作。
状态S3～S4用于对PCI总线置低信号TRDY和DEVSEL;对双口RAM则产生片选信号CS、读或写信号，同时确定适当的读写访问地址。
状态S5用于对PCI总线置低信号TRDY和DEVSEL;并且对双口RAM置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。
3.3 状态变化的确定
根据对PCI总线传输时序的分析，影响各个状态相互转化的因素是：帧同步信号FRAME、主设备准备好信号IRDY、从设备选择信号CS-MAP、读识别信号READ以及写识别信号WRITE。这里，可用CS-MAP、READ、WRITE来标识状态S1产生的中间识别信号。
要注意，在状态S1时要寄存收到的首地址，而在状态S3变化时要适时进行地址递增。
还要注意状态机设计时产生的容错问题，以便在非设计状态下能够无条件回到空闲态S0。
由于采用的是高速双口RAM，并且规划分开了RAM两侧的写操作区域，因此可以认为：RAM是可以任意访问的。
3.4 状态图的规划
综上所述便可得出如图4所示的设计规划图。
4 VHDL语言的描述
设计时，使用三个进程和几个并行语句可实现整个CPLD的功能：一个进程用于完成从设备及其读写操作的识别;一个进程用于完成操作地址的获取与地址的递增;第三个进程完成状 态机的变化。用几个并行语句完成操作信号的产生时，需要注意，各状态所完成的功能要用并行语句实现，不能再用进程，否则就会引起逻辑综合的麻烦，有时甚至根本不能综合。整 个程序如下：
LIBRARY ieee;
USE ieee.std_logIC_1164.All;
USE ieee.std_logic_unsigned.ALL;
ENTTTY cPCI IS
PORT（clk，rst，frame，irdy:IN STD_LOGIC;
ad_high ： IN STD_LOGIC_VECTOR（31 downto 24）;
ad_low ： IN STD_LOGIC_VECTOR（12 downto 0）;
c_be ： IN STD_LOGIC_VECTOR（3 downto 0）;
trdy，devsel:OUT STD_LOGIC;
cs， r_w ：OUT STD-LOGIC;
addr： OUT STD_LOGIC_VECTOR（12 downto 0）;
END cpci;
ARCHITECTURE behave OF cPCI IS
SIGNAL addr_map ： STD_LOGIC_VECTOR（12 downto 0）;
SIGNAL read，write，cs-map:STD_LOGIC;
TYPE state_type IS（s0，s1，s2，s3，s4，s5）;
SIGNAL state： state_type;
BEGIN
Identify： PROCESS（clk）- -读、写、从设备的识别
BEGIN
IF rising_edge（clk）THEN
IF c_be=X“6”AND ad_high=X“50”AND stat
HTEN read ＜= i0 i; - -读
write ＜= i1 i;
cs_map ＜= i0 i;
ELSIF c_be=X“7”AND ad_high= X“50”
AND stat THEN
read ＜= i1 i; - -写
write ＜= i0 i;
cs_map ＜= i0 i;
ELSIF stat THEN
read ＜= i1 i;
write ＜= i1 i;
cs_map ＜= i1 i;
END IF;
END IF;
END PROCESS;
Addr_count:PROCESS （clk） - -操作地址的获取与地址的递增
BEGIN
IF falling_edge（clk）THEN
IF stat THEN addr_map＜ =ad-low;
ELSIF stat THEN addr_map＜ =addr-map+1;
END IF;
END IF;
END PROCESS;
- - 操作信号的产生
addr ＜= addr-map WHEN statorstat
ELSE “ZZZZZZZZZZZZZ”
trdy ＜= i0 i WHEN statorstatorstat
ELSE i1 i;
devsel ＜= i0 iWHEN statorstatorstat
ELSE i1 i;
cs ＜= i0 iWHEN statorstat ELSE i1 i;
r-w ＜=NOT clk WHEN write= i0 iAND （state=s3orstat）ELSE i1 i;
state-change:PROCESS（clk，rst） - - 状态机的变化
BEGIN
IF rst= i0 iTHEN state ＜= s0;
ELSIF falling-edge（clk）THEN
CASE state IS
WHEN s0 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s1;
END IF;
WHEN s1 = ＞
IF cs_map= i1 iOR （read= i1 iAND write = i1 i）
THEN state ＜= s0;
ELSIF irdy= i1 iAND read= i0 i THEN state ＜=s2;
ELSIF frame= i0 iAND irdy= i0 iAND write= i0 i
THEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 iAND write= i0 i
THEN state ＜= s4;
END IF;
WHEN s2 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 iAND irdy= i0 iAND read= i0 i
THEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 iAND read= i0 i
THEN state ＜= s4;
END IF;
WHEN s3 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s5;
ELSIF frame= i1 iAND irdy= i0 i THEN state ＜=s4;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s3;
END IF;
WHEN s4 = ＞
ELSIF frame= i1 iAND irdy= i0 iTHEN state ＜= s4;
END IF;
WHEN s5 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i0 iTHEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 i THEN state ＜=s4;
ELSE state ＜= s5;
END IF;
WHEN OTHERS = ＞state ＜= s0;
END CASE;
END IF;
END PROCESS state_change;
END behave。
5 MaxPlusII的验证
设计CPLD时，可使用MaxPlusII软件来进行逻辑综合、功能模拟与定时分析。本例选用 Altera 的Max7000系列在系统可编程器件EPM7064SLC84-5。图5所示是其读写访问的仿真波形图。
用CPLD设计所构成的CPI接口系统具有简洁、可靠等优点，是一种行之有效的设计途径。很多技术杂志和网站上，都有不少用CPLD设计PCI常规传输系统的文章。但用这些方法在MzxPlusII、Fundition等环境下进行模拟仿真时，其产生的时序往往与PCI规范有很大出入。虽然 Altera 等公司推出PCI核可以直接使用，但这样的内核占用CPLD资源较多，且能适配的器件种类少，同时价格也高，在实际设计应用中有很大的局限性。因此，使用通用型CPLD器件设计简易型PCI接口有很大的现实意义。在Compact接口的CPLD设计中，笔者根据PCI总线传输时序来进行状态机构造，并使用 VHDL语言进行功能模拟和定时分析，从而达到了预期目的。用该方法设计的CPLD-PCI接口既可支持PCI常规传输，也可支持PCI猝发传输，而且在系统编程和下载器件方面，效果也都很好。
1 典型的CPLD-PCI接口模型简介
用CPLD作PCI接口所构成的系统模型如图1所示。这里，CPLD/FPGA用于完成PCI主/从传输时序的逻辑构成与变换，并对双口RAM进行适当操作。在整个系统的设计中，CPLD常常使用PCI总线的33MHz时钟，双口RAM常常选用高速器件来简化PCI传输的逻辑设计。
2 PCI总线传输时序分析
PCI总线传输至少需要40多条信号线，包括数据/地址线、接口控制线、仲裁、总线命令及系统线等。每次数据传输均由一个地址脉冲和一个或几个数据脉冲组成。一次传输一个地址和一个数据的称为常规传输;一次传输一个地址和一批数据的称为猝发传输。常用的控制信号有：帧同步信号FRAME、主设备准备好信号 IRDY、从设备准备好信号TRDY、从设备选通信号DEVSEL、命令/字节信号C/BE等。图2 和图3分别给出了PCI单数据段和猝发操作时的读写时序。
分析PCI总线的传输时序，可以看出，PCI总线传输有以下几个显著特点：
（1）每次数据传输时首先传出地址和命令字，从设备一般可从地址中确定是不是对本机的访问，并确定访问的首地址;而从设备则从命令字中识别该访问是读操作还是写操作;
（2）读写访问只有在信号IRDY、TRDY、DEVSEL都为低状态时才能进行;
（3）猝发传输通常需要通过逻辑来实现地址的自动递加;
（4）主从设备中任一方没有准备好，操作中都需要能够引起等待状态插入的活动;
（5）系统通常在帧同步信号FRAME的下降沿诱发数据传输，而在上升沿指明只有一个数据或只剩下一个数据;
（6）读操作比写操作多一个中间准备过程。
3 基于CPLD的状态机设计
3.1 状态机的构造
根据对上述时序图的分析，完成一个简易PCI总线传输需要设计六个状态：S0～S5，其中状态S0标识PCI总线空闲时期;状态S1标识地址与总线命令识别阶段;状态S2标识读操作入口的准备阶段;状态S3标识读/写访问周期;状态S4标识最后一个数据传输阶段;状态S5标识操作中的等待时期。
3.2 状态功能的确定
各状态所应执行的功能如下：
状态S0～S2用于对PCI总线置高信号TRDY和DEVSEL;对双口RAM则置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。此外，在S1态还应依据地址信号来确定是不是对本机的选择，并识别是不是读或写操作。
状态S3～S4用于对PCI总线置低信号TRDY和DEVSEL;对双口RAM则产生片选信号CS、读或写信号，同时确定适当的读写访问地址。
状态S5用于对PCI总线置低信号TRDY和DEVSEL;并且对双口RAM置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。
3.3 状态变化的确定
根据对PCI总线传输时序的分析，影响各个状态相互转化的因素是：帧同步信号FRAME、主设备准备好信号IRDY、从设备选择信号CS-MAP、读识别信号READ以及写识别信号WRITE。这里，可用CS-MAP、READ、WRITE来标识状态S1产生的中间识别信号。
要注意，在状态S1时要寄存收到的首地址，而在状态S3变化时要适时进行地址递增。
还要注意状态机设计时产生的容错问题，以便在非设计状态下能够无条件回到空闲态S0。
由于采用的是高速双口RAM，并且规划分开了RAM两侧的写操作区域，因此可以认为：RAM是可以任意访问的。
3.4 状态图的规划
综上所述便可得出如图4所示的设计规划图。
4 VHDL语言的描述
设计时，使用三个进程和几个并行语句可实现整个CPLD的功能：一个进程用于完成从设备及其读写操作的识别;一个进程用于完成操作地址的获取与地址的递增;第三个进程完成状 态机的变化。用几个并行语句完成操作信号的产生时，需要注意，各状态所完成的功能要用并行语句实现，不能再用进程，否则就会引起逻辑综合的麻烦，有时甚至根本不能综合。整 个程序如下：
LIBRARY ieee;
USE ieee.std_logIC_1164.All;
USE ieee.std_logic_unsigned.ALL;
ENTTTY cPCI IS
PORT（clk，rst，frame，irdy:IN STD_LOGIC;
ad_high ： IN STD_LOGIC_VECTOR（31 downto 24）;
ad_low ： IN STD_LOGIC_VECTOR（12 downto 0）;
c_be ： IN STD_LOGIC_VECTOR（3 downto 0）;
trdy，devsel:OUT STD_LOGIC;
cs， r_w ：OUT STD-LOGIC;
addr： OUT STD_LOGIC_VECTOR（12 downto 0）;
END cpci;
ARCHITECTURE behave OF cPCI IS
SIGNAL addr_map ： STD_LOGIC_VECTOR（12 downto 0）;
SIGNAL read，write，cs-map:STD_LOGIC;
TYPE state_type IS（s0，s1，s2，s3，s4，s5）;
SIGNAL state： state_type;
BEGIN
Identify： PROCESS（clk）- -读、写、从设备的识别
BEGIN
IF rising_edge（clk）THEN
IF c_be=X“6”AND ad_high=X“50”AND stat
HTEN read ＜= i0 i; - -读
write ＜= i1 i;
cs_map ＜= i0 i;
ELSIF c_be=X“7”AND ad_high= X“50”
AND stat THEN
read ＜= i1 i; - -写
write ＜= i0 i;
cs_map ＜= i0 i;
ELSIF stat THEN
read ＜= i1 i;
write ＜= i1 i;
cs_map ＜= i1 i;
END IF;
END IF;
END PROCESS;
Addr_count:PROCESS （clk） - -操作地址的获取与地址的递增
BEGIN
IF falling_edge（clk）THEN
IF stat THEN addr_map＜ =ad-low;
ELSIF stat THEN addr_map＜ =addr-map+1;
END IF;
END IF;
END PROCESS;
- - 操作信号的产生
addr ＜= addr-map WHEN statorstat
ELSE “ZZZZZZZZZZZZZ”
trdy ＜= i0 i WHEN statorstatorstat
ELSE i1 i;
devsel ＜= i0 iWHEN statorstatorstat
ELSE i1 i;
cs ＜= i0 iWHEN statorstat ELSE i1 i;
r-w ＜=NOT clk WHEN write= i0 iAND （state=s3orstat）ELSE i1 i;
state-change:PROCESS（clk，rst） - - 状态机的变化
BEGIN
IF rst= i0 iTHEN state ＜= s0;
ELSIF falling-edge（clk）THEN
CASE state IS
WHEN s0 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s1;
END IF;
WHEN s1 = ＞
IF cs_map= i1 iOR （read= i1 iAND write = i1 i）
THEN state ＜= s0;
ELSIF irdy= i1 iAND read= i0 i THEN state ＜=s2;
ELSIF frame= i0 iAND irdy= i0 iAND write= i0 i
THEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 iAND write= i0 i
THEN state ＜= s4;
END IF;
WHEN s2 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 iAND irdy= i0 iAND read= i0 i
THEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 iAND read= i0 i
THEN state ＜= s4;
END IF;
WHEN s3 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s5;
ELSIF frame= i1 iAND irdy= i0 i THEN state ＜=s4;
ELSIF frame= i0 i AND irdy= i1 i THEN state ＜= s3;
END IF;
WHEN s4 = ＞
ELSIF frame= i1 iAND irdy= i0 iTHEN state ＜= s4;
END IF;
WHEN s5 = ＞
IF frame= i1 iAND irdy= i1 iTHEN state ＜= s0;
ELSIF frame= i0 i AND irdy= i0 iTHEN state ＜= s3;
ELSIF frame= i1 iAND irdy= i0 i THEN state ＜=s4;
ELSE state ＜= s5;
END IF;
WHEN OTHERS = ＞state ＜= s0;
END CASE;
END IF;
END PROCESS state_change;
END behave。
5 MaxPlusII的验证
设计CPLD时，可使用MaxPlusII软件来进行逻辑综合、功能模拟与定时分析。本例选用 Altera 的Max7000系列在系统可编程器件EPM7064SLC84-5。图5所示是其读写访问的仿真波形图。
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