多内核处理器可为越来越多的高性能、数据密集型应用带来优势，如无线基站与高性能计算平台等，因此系统可扩展性只能通过大容量嵌入式互连实现。千兆位串行链路不但可降低系统成本，减少面积占用与引脚数，同时还可提高并行性，改进性能与容量，从而有助于实现系统可扩展性。
千兆位串行链路可定义高速通信链路的物理层。串行器/解串器（serdes）作为千兆位串行链路的核心，可将器件中的并行数据转化为串行数据流，实现与外部世界的通信。与并行接口相比，支持串行器/解串器的串行链路不但可缩减器件面积与封装尺寸，同时还可降低功耗与成本，提高系统性能。
图1给出了串行器/解串器工作的高层示意图。在传输方向，字节串行器可将并行位转换为串行字节，然后再编码并发送至串行链路。
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串行器/解串器是千兆位串行链路的基础
图1 串行器/解串器是千兆位串行链路的基础。
最常见的编码方案是8位/10位，将8位数据字节映射至10位代码，添加时钟与帧调整信息，使接收器能够恢复信息，并将其与传输数据相匹配。
在诸如10、40和100Gbit/s以太网等某些情况下，可使用64位/66位编码实现更高的数据有效负载吞吐量。
在接收方向，串行输入可首先通过8位/10位或64位/66位解码器解码，随后将其反馈至时钟与数据恢复（CDR）块，实现与传输时钟及成帧的同步，然后再发送至解串器转换为用于内部处理的并行数据。
在串行器/解串器功能基础上可构建许多通信协议实现各种数据密集型应用。图2是典型片上系统示意图，集成CPU与数字信号处理器以及用于应用处理的硬件加速器。在串行器/解串器功能基础上可构建千兆位互连，包括千兆位以太网、通用公共无线电接口/开放式基站架构计划（CPRI/OBSAI）、JESD204B、高速串行口（Serial RapidIO）以及串行总线（PCI Express， PCIe）。
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在数据密集型应用中，通信协议可建立在串行器/解串器功能基础之上
图2 在数据密集型应用中，通信协议可建立在串行器/解串器功能基础之上。
这些互连可显著丰富SoC，充分满足当前的高性能计算需求。
选项详情
千兆位以太网是有线数据通信广泛使用的数据链路层标准。该标准的接口速率可从1Gbits/s提升至10、40以及100Gbits/s，满足带宽需求。10G以太网近年来越来越受欢迎，可通过光纤或铜物理介质连接各种不同的物理层（PHY）。
2010年制定出IEEE802.3ba标准支持40G以及100G以太网，也就是使用信号传输速率分别为10或25Gbit/s的4或10通道分别实现40或100Gbit/s的数据速率。
千兆位以太网可用作短距离或长距离数据传输的备份连接，因为它可针对允许通信时延的应用提供基于数据包的非实时数据传输。某些情况下，通过二层开关中的直接穿越工作可缩短时延，这样只要收到目的地MAC地址即可立即转发数据包。
低成本、少引脚数PCI Express是一种广泛用于消费类、服务器以及工业应用的标准总线架构，主要用于计算机的外设扩展，如图形卡、服务器主板互连以及基于计算机的控制系统等。PCIe于2004年由戴尔、惠普、IBM以及因特尔联合创立，支持达32通道。PCIe 2.x版中每通道可支持5Gbit/s的数据速率，而3.0版每通道则可支持8Gbits/s。PCIe 4.0版目前正在制定过程中，预计将支持每通道16Gbits/s的数据速率。
PCIe可构成树形拓扑（图3），各个节点通过点对点链路彼此连接。从图上可以直观地看到，根节点为根联合体，叶节点为端点，而将多个器件彼此连接的节点则是开关。
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PCIe 标准总线架构树形拓扑示例
图3 PCIe 标准总线架构树形拓扑示例。
通用公共无线电接口与开放式基站架构计划都面向无线基站应用，用于基站与RF无线电头端的互连。CPRI和OBSAI具有类似的无线电接口，但具有不同的特性集。OBSAI可实现不同厂商无线电之间的互操作性，而CPRI则由各大基站OEM厂商广泛采用，更专注于PHY及链路层。
CPRI/OBSAI可支持每通道6.144Gbits/s，而最新CPRI 4.2版则可支持每通道9.8Gbits/s的速率。
传统上，数据转换器采用高速低压差分信号或低速JESD207并行接口，但随着系统要求越来越多的带宽和天线路径，并行接口会对SoC封装，尺寸与成本构成极大的影响。
JESD204串行标准提供的千兆位串行链路支持高采样率以及更多的天线，可实现更高的面积使用及成本效率。
JESD204B支持单链路多对齐通道，每通道支持高达12.5Gbit/s的数据速率，且时延可确定。
一个实例应用就是将JESD204B用作无线小型蜂窝基站处理器与集成型DAC/ADC模拟RF前端之间的串行链路。
因此，基站可构建在显著降低功耗的小得多的面积上，从而可提供一款成本效率更高的小型蜂窝解决方案。
德州仪器（TI）HyperLink多内核架构在串行器/解串器功能基础上采用专有协议，共有4个链路，每个链路速率达12.5Gbits/s，总速率高达50Gbits/s。HyperLink不仅支持器件之间的高吞吐量，而且无需复杂的软件协议。每个链路器件都可只视为存储映射器件，彼此隔离，但又能相应访问存储器和外设。
这可大幅简化芯片间的通信，使系统能够便捷地实现扩展，将多个基于KeyStone多内核的器件进行互连，实现诸如无线基站、媒体网关、云计算服务器等应用，充分满足其对单威廉希尔官方网站
板多芯片的需求。
另一种串行I/O架构就是RapidIO，这是一款基于数据包的互连架构，主要用DSP应用等嵌入式系统，不但可实现高速低时延数据传输，而且还支持多个端点的互连。
Serial Rapid IO广泛用于无线基础设施、视频及影像处理、军事雷达、服务器以及工业应用。该分层架构包括逻辑、传输以及物理层，可协助进行消息发送、通过共享存储器进行内核间通信、数据流以及流量控制等。Serial RapidIO支持多达16个通道，每通道运行速度高达6.25Gbits/s。
其它串行链路还包括服务器与高性能计算安装中深受青睐的Infiniband（无线宽带技术）以及存储设备中常见的串行高级技术附件（SATA）。
无论是设备中各器件的互连，是器件与背板的连接，还是不同设备间各器件的互连，千兆位串行链路都是满足新一代数据带宽要求的终极网关，其支持更低成本、简化设计以及无限可扩展性应用。
多内核处理器可为越来越多的高性能、数据密集型应用带来优势，如无线基站与高性能计算平台等，因此系统可扩展性只能通过大容量嵌入式互连实现。千兆位串行链路不但可降低系统成本，减少面积占用与引脚数，同时还可提高并行性，改进性能与容量，从而有助于实现系统可扩展性。
千兆位串行链路可定义高速通信链路的物理层。串行器/解串器（serdes）作为千兆位串行链路的核心，可将器件中的并行数据转化为串行数据流，实现与外部世界的通信。与并行接口相比，支持串行器/解串器的串行链路不但可缩减器件面积与封装尺寸，同时还可降低功耗与成本，提高系统性能。
图1给出了串行器/解串器工作的高层示意图。在传输方向，字节串行器可将并行位转换为串行字节，然后再编码并发送至串行链路。
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串行器/解串器是千兆位串行链路的基础
图1 串行器/解串器是千兆位串行链路的基础。
最常见的编码方案是8位/10位，将8位数据字节映射至10位代码，添加时钟与帧调整信息，使接收器能够恢复信息，并将其与传输数据相匹配。
在诸如10、40和100Gbit/s以太网等某些情况下，可使用64位/66位编码实现更高的数据有效负载吞吐量。
在接收方向，串行输入可首先通过8位/10位或64位/66位解码器解码，随后将其反馈至时钟与数据恢复（CDR）块，实现与传输时钟及成帧的同步，然后再发送至解串器转换为用于内部处理的并行数据。
在串行器/解串器功能基础上可构建许多通信协议实现各种数据密集型应用。图2是典型片上系统示意图，集成CPU与数字信号处理器以及用于应用处理的硬件加速器。在串行器/解串器功能基础上可构建千兆位互连，包括千兆位以太网、通用公共无线电接口/开放式基站架构计划（CPRI/OBSAI）、JESD204B、高速串行口（Serial RapidIO）以及串行总线（PCI Express， PCIe）。
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在数据密集型应用中，通信协议可建立在串行器/解串器功能基础之上
图2 在数据密集型应用中，通信协议可建立在串行器/解串器功能基础之上。
这些互连可显著丰富SoC，充分满足当前的高性能计算需求。
选项详情
千兆位以太网是有线数据通信广泛使用的数据链路层标准。该标准的接口速率可从1Gbits/s提升至10、40以及100Gbits/s，满足带宽需求。10G以太网近年来越来越受欢迎，可通过光纤或铜物理介质连接各种不同的物理层（PHY）。
2010年制定出IEEE802.3ba标准支持40G以及100G以太网，也就是使用信号传输速率分别为10或25Gbit/s的4或10通道分别实现40或100Gbit/s的数据速率。
千兆位以太网可用作短距离或长距离数据传输的备份连接，因为它可针对允许通信时延的应用提供基于数据包的非实时数据传输。某些情况下，通过二层开关中的直接穿越工作可缩短时延，这样只要收到目的地MAC地址即可立即转发数据包。
低成本、少引脚数PCI Express是一种广泛用于消费类、服务器以及工业应用的标准总线架构，主要用于计算机的外设扩展，如图形卡、服务器主板互连以及基于计算机的控制系统等。PCIe于2004年由戴尔、惠普、IBM以及因特尔联合创立，支持达32通道。PCIe 2.x版中每通道可支持5Gbit/s的数据速率，而3.0版每通道则可支持8Gbits/s。PCIe 4.0版目前正在制定过程中，预计将支持每通道16Gbits/s的数据速率。
PCIe可构成树形拓扑（图3），各个节点通过点对点链路彼此连接。从图上可以直观地看到，根节点为根联合体，叶节点为端点，而将多个器件彼此连接的节点则是开关。
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PCIe 标准总线架构树形拓扑示例
图3 PCIe 标准总线架构树形拓扑示例。
通用公共无线电接口与开放式基站架构计划都面向无线基站应用，用于基站与RF无线电头端的互连。CPRI和OBSAI具有类似的无线电接口，但具有不同的特性集。OBSAI可实现不同厂商无线电之间的互操作性，而CPRI则由各大基站OEM厂商广泛采用，更专注于PHY及链路层。
CPRI/OBSAI可支持每通道6.144Gbits/s，而最新CPRI 4.2版则可支持每通道9.8Gbits/s的速率。
传统上，数据转换器采用高速低压差分信号或低速JESD207并行接口，但随着系统要求越来越多的带宽和天线路径，并行接口会对SoC封装，尺寸与成本构成极大的影响。
JESD204串行标准提供的千兆位串行链路支持高采样率以及更多的天线，可实现更高的面积使用及成本效率。
JESD204B支持单链路多对齐通道，每通道支持高达12.5Gbit/s的数据速率，且时延可确定。
一个实例应用就是将JESD204B用作无线小型蜂窝基站处理器与集成型DAC/ADC模拟RF前端之间的串行链路。
因此，基站可构建在显著降低功耗的小得多的面积上，从而可提供一款成本效率更高的小型蜂窝解决方案。
德州仪器（TI）HyperLink多内核架构在串行器/解串器功能基础上采用专有协议，共有4个链路，每个链路速率达12.5Gbits/s，总速率高达50Gbits/s。HyperLink不仅支持器件之间的高吞吐量，而且无需复杂的软件协议。每个链路器件都可只视为存储映射器件，彼此隔离，但又能相应访问存储器和外设。
这可大幅简化芯片间的通信，使系统能够便捷地实现扩展，将多个基于KeyStone多内核的器件进行互连，实现诸如无线基站、媒体网关、云计算服务器等应用，充分满足其对单威廉希尔官方网站
板多芯片的需求。
另一种串行I/O架构就是RapidIO，这是一款基于数据包的互连架构，主要用DSP应用等嵌入式系统，不但可实现高速低时延数据传输，而且还支持多个端点的互连。
Serial Rapid IO广泛用于无线基础设施、视频及影像处理、军事雷达、服务器以及工业应用。该分层架构包括逻辑、传输以及物理层，可协助进行消息发送、通过共享存储器进行内核间通信、数据流以及流量控制等。Serial RapidIO支持多达16个通道，每通道运行速度高达6.25Gbits/s。
其它串行链路还包括服务器与高性能计算安装中深受青睐的Infiniband（无线宽带技术）以及存储设备中常见的串行高级技术附件（SATA）。
无论是设备中各器件的互连，是器件与背板的连接，还是不同设备间各器件的互连，千兆位串行链路都是满足新一代数据带宽要求的终极网关，其支持更低成本、简化设计以及无限可扩展性应用。
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