1.了解risc-v
RISC-V（发音为“risk-five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。RISC-V(读作“RISC-FIVE”)是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA)，V表示为第五代RISC(精简指令集计算机),表示此前已经四代RISC处理器原型芯片。每一代RISC处理器都是在同一人带领下完成，那就是加州大学伯克利分校的David A. Patterson教授。与大多数ISA相反，RISC-V ISA可以免费地用于所有希望的设备中，允许任何人设计、制造和销售RISC-V芯片和软件。图1展示了此前的四代RISC处理器原型芯片。它虽然不是第一个开源的的指令集(ISA)，但它很重要，因为它第一个被设计成可以根据具体场景可以选择适合的指令集的指令集架构。基于RISC-V指令集架构可以设计服务器CPU，家用电器cpu，工控cpu和用在比指头小的传感器中的cpu。
2. ISC-V架构的DSP的评估板HXS320F28034PN，编程环境Haawking IDE，这款IDE集成编辑、编译、调试、下载，非常方便。这次介绍从开发环境到编译和运行一个工程。
1. 内 核
n 支持 RV32IMC 指令集组合，硬件乘法和除法
n 最高120MHZ主频
n 快速可编程中断控制器
2. 存储器
n 36KB易失数据存储区 SRAM
n 256KB用户应用程序存储区 CodeFlash
n 32KB系统引导程序存储区 BootLoader
n 1KB 系统配置用OTP
n 8K用户OTP
3. 电尖管理和低功耗
n 供电范围：2.97V～3.63V， GPIO 同步供电电压
n 两种工做模式：正常模式和睡眠模式
n 系统时钟、复位
n 内嵌出厂调校的 12MHz 的 RC 振荡器
n 内嵌 PLL，可选 CPU 时钟达 120MHz
n 外部支持 4MHz～80MHz 高速振荡器
n 上电断电复位(PORPDR)、可编程电压监测器(PVD)
4. 32位独立定时器
n 3个 32位高级定时器，包含通用定时器功能，并自带死区控制和紧急刹车，提供用于电机控制的 PWM
5. 7路PWM
6. 12位多达16通道ADC
7. 5个标准接口
n 1路SCI接口
n 1路SPI接口（支持 Master 和 Slave 模式）
n 1路IIC接口
n 1路CAN接口
n 1路LIN接口
8. 快速GPIO
n 多达29个IO口
3.IDE的下载
RISC的特点是指令及其格式精少，操作和控制简捷。具体有下列几个方面 [2] 。
精简指令集
RISC结构采用精简的，长短划一的指令集，使大多数的操作获得了尽可能高的效率。某些在传统结构中要用多周期指令实现的操作，在RISC结构中，通过机器语言编程，就代之以多条单周期指令了。精简的指令集大大改善了处理器的性能，并推动了RISC的设计。对于到底精简到什么程度的问题，没有一定的回答。将现有RISC系统与CISC系统作一对比，便可见大概。通常，对RISC而言：
· 指令数少，不超过128条。
· 寻址方式少，不超过4种。
· 指令格式少，不超过4种。
处理关于扩充指令集的建议是非常慎重的，要经过认真的权衡，验证，在看它们是否真正提高计算机的性能。例如，MIPS采用了一条规则：增加一条指令必须使性能在一定的应用范围内得到1%的增益，否则这条指令将被拒绝。
指令时钟周期，指令长度相等
如果每一条指令要执行的任务既简单又明了，则执行每一条指令所的时间可以被压缩周期数也可减少。RISC的设计目标是实现一个机器周期执行一条指令，使得系统操作更加有效。接近这个目标的技术包括指令流水线及特定的装/存结构等。典型的指令可包括取指、译码、执行和存装果等阶段。单周期指可通过让所有指令为标准长短来实现。标准指令长短应与计算机系统的基本字长相等，通常与系统中数据线数相等。
在任何取指周期，完整的单个指令要传给CPU。例如，如果基字长是32位，且系统总线的数据部分是32线，则标准指令长度是32位。要让所有指令的执行时间一致较困难。有些指令，包含简单的在CPU寄存器上的逻辑操作(清寄存器等)，则可容易地在一个CPU时钟周期内执行;其它指令可能包含内存存取(对内存的读写、取数等)或多周期操作(乘、除等)，可能无法在单周期内执行。这给设计者提出了这样的要求;让大多数经常使用的指令得以在一个单周期内执行。
指令流水线
减少执行一条指令所需周期数的方法是重叠执行多条指令。指令流水线采用这样的工作方式：将每条指令的执行分为几个离散部分，然后同时执行多条指令。任何指令的取指和执行阶段占据相同时间，理想的是一个单周期。这可说是RISC最重要的一条设计原则。所有从内存到CPU执行的指令，都遵循一种恒定的流的形式。每条指令都以同样的步调执行，无等待的指令。CPU始终是忙的。达到流水线操作的必要条件是：
· 标准的，固定长短的指令，它与计算机字长和数据线的字长相等。
· 所有指令的标准执行时间，最好在一个单CPU周期内。
例SPARC芯片等采用了取指、译码、执行和写入结果四级流水线结构，以最大限度来提高处理器性能。在每一个时钟周期的头上，都可以开始执行一条新的指令，这就保证了每个机器周期从存贮器平均取出一条新的指令，从而，总体看，大多数指令能在单周期内实现。指令流水线技术可以比作一条装配线—指令象是被加工的产品一样，从一道工序流到下一道工序，一直到它执行完为止。
因此，指令流水线利用一个等于其流水线深度的因子，来减少指令周期数是可能的，但这样的话，要求流水线始终充满有用指令且没有任何东西阻碍指令通过流水线，这样的需求给结构增加了一定的负担。例如，对于ALU等资源的竞争，阻止了流水线中指令的流动。长短不一的执行时间所引起的不良后果更是显而易见，这也是为什么RISC要定义一个有前面所述特点的指令集的原因。
装入和存数(LOAD/Store)结构
执行与内存有关的操作指令，不是要求增加每个周期的时间，就是要求增加指令的周期数，二者必取其一。因为这些指令要计算操作数的地址，将所需的操作数从内存中读出，计算得出结果，再把结果送回内存，所以它们执行的时间就长得多。为了消除这种指令的负作用，RISC采用了这样的装入和存数结构：只有装入(Load)和存数(Store)指令才去访间内存，所有其它操作只访问保存在处理器寄存器中的操作数。其优点在于：
· 减少访问内存的次数，降低了对内存带宽的要求。
· 将所有的操作限制于只针对寄存器，帮助了指令集的简化。
· 取消内存操作可使编释器优化寄存的分配更容易—这种特性减少对内存的存取，同时也减少了每一任务的指令数。
所有这些都有助于RISC实现的每个周期执行一条指令的目标。尽管如此，装入和存数指令仍阻碍着IRSC设计目标的实现。用优化编译技术处理装入指令和分支指令的延迟，有助问题的解决。优化编译技术虽不是专门面向RISC结构的，但优化编译器依赖于RISC结构完成其出色的任务，RISC结构又依赖于优化编译器得到它们更完善的性能。编释器要能分析数据和控制流，并在此基础上调整指令的执行顺序，巧妙安排寄存器的用法。前一种作用可减少CPU的空闲时间，后一种作用可以提高寄存器中所保存的数据的可再用率，减少访存次数，缩短数据通路的长度。
拥有较大寄存器组
为了便于实现多数指令在寄存器之间的操作，即所谓的寄存器到寄存器操作，必须有足够量的CPU通用寄存器。足量的寄存器使得在随后操作中需作为操作用的中间结果暂存在CPU寄存器中，因而就减少了对内存的装入和存数，加快了运行速度。工业化RISC系统中至少采用32个通用CPU寄存器。
采用硬连线控制
由于微程序设计给设计者提供的灵活性，许多CISC系统是微程序控制的。不同的指令通常具有不同长度的微程序，这意味着每条指令执行的周期数不一样，这与所有指令一致的、流线的处理原则相矛盾。但这可由硬连线控制来解决，而且速度会更快。因此RISC应该是硬连接线控制的。当每条指令与一单条微指令有一对一相相符合的关系时可有例外，也就是每个微程序由一单个控制字组成。这种设计可与用硬连线控制一样快，一样高效，并使设计者得益于微程序设计的优越性。采用硬连线控制，可使RISC系统控制器简单。设计的简单又使机器的布局更加合理，使得设计者可以集中精力去优化那些剩下的，为数不多的，但又很关键的处理器特性。简化的结构使芯片上面积资源紧张的状态得以缓解，一些对性能至关重要的结构，象大的寄存器
元件，转换查找缓存(TLB)S协处理器和乘除单元都可以装在同一块芯片上。这些附加的资源又使处理器增加了很大的性能优势。事实上，RISC并非一定严格地完全具备上述特点，有些称作RISC型的系统甚至违背了上述某方面。上述特点应被当作一种指导原则来解释RISC的性质。放宽点讲，满足大部分这些特点的系统就能被看作RISC。
