Analog/RF IC设计
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LL-LING宁

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刚装IC617建一个systemverilog的cell总是报语法错误怎么去解决?

  如下图,先建一个systemverilog的cell,但是会报错,求帮解决下。写个最简单的也会报语法错误。
  
  

回帖(4)

李博

2021-6-24 09:27:15
我编译出来没错,可以通过。应该是设置问题。
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赵护林

2021-6-24 09:27:48
在Virtuoso平台上个编译SystemVerilog代码,调用的是混合信号仿真系统工具, 比如SpectreVerilog,或者INCISIVE,Xcelium里面的NCVerilog,或者xmvlog. 在命令行打入命令 which ncvlog 看看系统有没有装这个工具就知道了。正常的话,在命令行可以执行编译,比如:
ncvlog -WORK -sv /MUX_logic/systemVerilog/verilog.sv

就应该编译通过。如果有问题,命令行也会给出编译错误信息。
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赵天湖

2021-6-24 09:28:24
在Virtuoso平台上个编译SystemVerilog代码,调用的是混合信号仿真系统工具, 比如SpectreVerilog,或者IN ...
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chenhuiwhut

2021-12-23 11:52:12
问题怎么解决的啊,我也遇到同样的问题了
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